prad na pin

IMHO to jest ograniczenie na piny IO, a nie zasilania. Natomiast moze byc jeszcze parametr max. pradu dla calego scalaka - czyli ze suma pradu na poszczegolnych pinach IO nie moze przekroczyc ilestam.

jerry1111 napisal(a):

Zgadza sie. zwykle w dejtaszitach jest wlasnie podane ile pradu mozna pociagnac z pinu i ile przez pin zasilania. Z tym, ze w przypadku Alter i im podobnych bedzie to nieco bardziej skomplikowane....

W artykule snipped-for-privacy@4ax.com Marcin E Hamerla napisał(a):

Przejrzałem datasheet'a jeszcze raz i nieznalazłem tkaiego rzoróżnienia. Podana jest tylko ta jedna wartość 25mA...

Rozumiem że chodzi o zasilanie różnych ,,banków'' z różnych pinów zasilania ? Z tym sobie jakoś poradzę jak już będe znał max prąd płynący przez jeden pin zasilania...

Nielubie dokumentacji Altery. Czasem ciężko dotrzeć do potrzebnych informacji...

Pozdrawiam, Paweł

W FPGA trzeba odroznic obciazenie statyczne od dynamicznego. Znaczy co innego zapalic diode, a co innego mrugac kondziorkiem na 10MHz. I dlatego ciezko okreslic maksymalne warunki.

IMHO nie chodzi tu stricte o prad, tylko o moc, jaka mozna stracic. Czesc mocy idzie na prad, a czesc na przelaczanie. Policzyc to wszystko to pewnie jest niemozebnosc :-(

Heh - a ja znajduje bez problemu :-)

W artykule snipped-for-privacy@4ax.com jerry1111 napisał(a):

Mnie interesuje statyczne (diody dla ścisłości). Przyznasz że parametr Iout DC output current, per pin pasuje do tego ? To jak rozumiem maksymalny prąd statyczny. No i niema rozróżnenia io/vcc, więc domniemuje (byćmoże błędnie) że to dotyczy każdego pinu. Ale chciałbył być pewny. Niechce ani wtawiać buforów ,,dla pewności'' ani ryzykować błędnego rozwiązania...

Tzn. chodci Ci o stray mocy wynikające ze spadków napięcia na wewnętrznych strukturach układu i start wynikjących z przeładowywania pojemności ?

Zdumiwające! Mi dotarcie do Configuration Handbook zajeło bardzo dużo czasu. A przecież w literaturze każdego układu powinien być do tego odnościk

- w końcu każdy układ trzeba zaprogramować. A w literaturze Acexa niema inforamcji do czego złuża te wszyskie ,,dziwne piny do konfiguracji'' i że nCE musi być uziemione żeby układ się zaprogramował JTAG'iem... i potem trzeba kynarkiem trafiać w piny w rastrze 0.5 mm...

Pozdrawiam, Paweł

IMHO blednie - nie dotyczy to pinow zasilania.

Poza tym, to AFAIR ten prad, to jest prad przy jakim zachowane sa odpowiednie poziomy napiec - wiecej pewnie mozna wziac, tylko poziom

I jak to wszystko poskladasz do kupy, to ciezko okreslic ile mozna wziac z calego scalaka jako takiego.

Akurat Acexow nie uzywalem, ale w innych PDFach znajduje bez problemu.

Jeszcze sie nie nauczyles?? :-)) Ja to powoli bez lupy zaczynam potrafic :-)

W artykule snipped-for-privacy@4ax.com jerry1111 napisał(a):

Pewnie masz większe doświadczenie mimowszystko wolał bym żeby to było tam napisane. może zaytam na comp.costam.fpga -- czasem tam sie chyba ludzie z Altery pojawiaja.

Chyba nie. To jest w dziale ,,Absolute maximim ratings'' czyli maks jaki jeszcze nie nieszczy układu ale może on działać błędnie. Pozatym z charakterystyk buforów wyjściowych wynika że do 40mA (przy VccIO=3.3v) powinny byc kompatybilne z TTL.

Ale jakies ograniczenie na prąd płynący przez pin'a chyba musi być, prawda? Inaczej (chyba) ten scalak nie miał by 14 pinów zasilania (nielicząc kilknunastu pinów masy)...

:)

Pozdrawiam, Paweł

OK - wezmy to na logike :-) Jak limitowac prad plynacy przez poszczegolne piny zasilania? Wsadzac rezystory? :-)

Wspomniane 25mA.

Ostatnio sie dowiedzialem ze pewnien czlowiek pisze doktorat o wydzielaniu sie ciepla w FPGA i minimalizowaniu tego zjawiska. Wiec nie jest to temat prosty. Ja przyjmuje taka zasade, ze jak mam wieksza ilosc pinow mocno obciazonych, to po prostu staram sie je rozrzucic rownomiernie po roznych bankach. Z drugiej strony trzeba pilnowac, zeby do newralgicznych bankow (siakies szybkie sygnaly, czy co tam wychodzi w ukladzie) nie pakowac takich pinow. I badz to madry :-(