Zeitversatz Q und /Q bei Logik

Michael Rübig schrieb:

Hallo,

bei nicht CMOS Gattern gibt es doch die Angaben tPLH und tPHL vom Clock Eingang zu den Ausgängen Q und Q/ tPLH typ 14 max 25 ns tPHL typ 20 max 40 ns

ich würde daraus schliessen das man im ungünstigsten Fall bis zu 15 ns Überlappung haben kann oder im günstigsten Fall eine Lücke von 6 ns.

Einige ns hätte ich auch schon aus dem Kopf geraten.

Bye

Uwe Hercksen schrieb:

Beim Datenblatt von ST sind diese Zeiten auch angegeben. Allerdings kann man damit zwar ne Worst-Case-Betrachtung machen, die tatsächlich maximalen Differenzen werden aber deutlich niedriger liegen, da tPLH und tPHL die Laufzeiten von viel mehr internen Gatter umfasst als für meinen Fall relevant.

Im Blockschaltbild von ST sind an den Ausgängen Gatter eingezeichnet, die nur der Zeitverzögerung dienen können, ansonsten sind sie nutzlos. Bei TI sieht das Blockschaltbild am Ausgang etwas anders aus.

Michael

"Michael Rübig" schrieb im Newsbeitrag news: snipped-for-privacy@mid.individual.net...

Und genau so wird's sein, jeder baut es etwas anders, und du kannst dich nicht drauf verlassen, weil es nicht spezifiziert ist.

Michael Rübig schrieb:

Hallo,

wieso dies, in Deinem Fall geht es doch auch durch alles von Clock Eingang bis zu den Q Ausgängen?

Sie dürften weniger als absichtliche Verzögerung gedacht sein sondern um die für die Familie geltenden Ausgangsströme auch einhalten zu können.

Bye

Am Ende muss man eh meist separat verzoegern (verschiedene On/Off Zeiten). Je nach Wandlerarchitektur darf es gar keine Ueberlappung geben, daher haben PWM Chip "dead time" eingebaut.

Hallo Jörg,

da hast Du recht, mir gehts hier aber eher um die Symmetrie, damit mir die Magnetisierung nich wegläuft. Vermutlich aber noch kein Problem bei nur 200kHz Schaltfrequenz.

Michael

Uwe Hercksen schrieb:

Ich will wissen, ob die Flanken von Q und /Q aufeinander fallen oder versetzt sind. Die Zeitspanne von einer Clock-Flanke zur Flanke am Q ist mir dagegen weniger wichtig.

Sind aber bei Q und /Q ziemlich unterschiedlich. Nur wegen den Ausgangsströmen isses wohl nicht so unterschiedlich.

Michael

MaWin schrieb:

Werde ich wohl mit leben müssen.

Michael

Hm, vielleicht ist es da doch sicherer, eine l=FCckende Ansteuerung vorzunehmen. Im einfachsten Fall ginge das z.B mit einem 4017, bei dem man die Ausg=E4nge

Manchmal werden solche Buffer auch zur Versteilerung der Flanken benutzt, da die Verst=E4rkung eines einzelnen CMOS-Paars zu gering ist. Gruss Harald

Ich habe meist einen "Angstkondensator" drin. Schlaeft sich nachts ruhiger mit :-)

Joerg schrieb:

Die x74 von TI sind am Ausgang sehr symmetrisch. Eventuell auch die von NXP. Die Leute die sich mit SDR beschäftigen machen diese Untersuchungen fast zu ihrem einzigen Lebensinhalt...

Jedewede Form von Gegentaktausgang eines Trafos ist prinzipiell sehr symmetrisch. Bedingt natürlich in einfachster Variante immer eine Mindestfrequenz.

- Henry

Michael Rübig schrieb:

Um den 74HC74 brauchst du dir bei 200kHz keine Gedanken machen. Das Problem - Jörg schriebs schon - ist das, was danach kommt. Und darüber gabs schon "Doktorarbeiten" ;-)

Und es musste darueber schon mancher Feuerloescher nachgefuellt werden ...

Der =FCbliche Fall ist die Laufzeit von Clk zu Q, bzw Qn. Alles andere ist egal.

Die Datenbl=E4tter sagen =FCber den Skew zwischen Q und Qn nichts aus, allerdings h=E4ngt der unter anderem von der Last ab und von der Flankenart (HL oder LH). Die Angaben Min, Max und Typ werden =FCblicherweise so verwendet, dass keine Variation von erlaubter Spannung, Temperatur und Los schneller ist als Min (inkl Margin) und keine Variation langsamer ist als Max (inkl Margin).

F=FCr eine pessimistische WC Betrachtung m=FCsstest du also tMax(BCcond)- tMin(WCcond) als max Skew annehmen. F=FCr eine optimistische Betrachtung k=F6nntest du bei gleicher Bedingung tmax-tmin rechnen. Beachte dabei, dass die Flankendauer (tt) in allen F=E4llen einen sp=FCrbaren Anteil an dem Skew haben kann.

bye Thomas

Kommt aber leider nicht so gut (und billig) bei 250A.

Michael

Hmm, da ist aber die Dimensionierung nicht ganz einfach, da ein solcher Kondensator ja ziemlich hohe Str=F6me aushalten muss.

Tr=E4umst Du nachts von s=E4mtlichen Schaltnetzteilen, die Du jemals gebaut hast? :-) Gruss Harald

Michael Rübig schrieb:

Hallo,

nun ja, 200 kHz, also 5 µs Periodendauer, da sind Symmetriefehler von etwa 20 ns natürlich sehr wichtig...

Bye

Uwe Hercksen schrieb:

Da ich mich das erste mal damit beschäftige, denke ich lieber einmal zuviel über sowas nach als einmal zu wenig.

Und wirklich beurteilen kann ich es nicht, da mir hier die Erfahrung fehlt. Aus dem Bauch heraus ist es nicht kritisch aber theoretisch läufts halt dann doch weg, da sollten dann die parasitären Widerstände gegenhalten.

Michael

Michael R=FCbig schrieb:

Da w=E4re etwas zum Nachdenken, nennt sich Ausschaltzeit der Leistungstransistorern...

--=20 mfg hdw