S: Quarz 12,960 MHz

Wenn man da nicht an der Obergrenze von 74HCxx wäre, wäre die Lösung vielleicht gangbar.

MfG JRD

Gibt ja noch andere Typen:

Hier z.B. ein D-Flipflop für 55 Cent, was bis 150 MHz läuft:

Ich habe auch noch ein Tütchen mit 25 Stück hiervon rumliegen:

Kann bis ca. 180 MHz laufen. Da Schmitt-Trigger drin sind, müsste man damit auch Flip-Flops diskret aufbauen können. Habe ich bisher noch keinen Einsatzzweck für gefunden, also sag Bescheid, wenn du es als Weihnachtsgeschenk gebrauchen kannst :-)

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Frank Buss, fb@frank-buss.de
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Rafael Deliano schrieb:

[12.96 MHz Quarz für alten Modem-Chip]

Wenn Du sowieso schon darüber nachdenkst, den Takt separat zu erzeugen und dann in den Chip einzuspeisen:

Laß Dir doch einfach einen programmierbaren Quarzoszillator auf genau diese Frequenz einstellen. Kostet (als Muster) ein paar Euro, aber erstaunlich wenig und ganz sicher erheblich weniger als die Bastelei mit PLL und/oder Obertonquarzen und Teilern.

Hier z.B. bekommst Du sowas (z.B. Typ CXP7050):

(das allerdings wohl erst im nächsten Jahr...)

Tilmann

MfG JRD

Originell. Aber das Modem läuft mit Versorgung +/-5V nicht 3,3V. Die schnelleren Logikfamilien sind entweder nur sehr begrenzt über Reichelt beschaffbar ( einige 74ACxx ) oder haben "moderne" Versorgungsspannung.

Der Oszillator ist im +/-5V analogen SC-Frontend. Hat bei gleicher Frequenz einen gepufferten Logikausgang für den digitalen Chip. Und für sich selbst wahrscheinlich sofort Frequenzteiler. Wenn das Tastverhältnis allerdings zu schlecht ist ( wie in der von mir skizzierten Form ) allerdings nicht sicher obs funktioniert, da die Frequenz für analoge CMOS-ICs der damaligen Zeit schon recht üppig ist.

MfG JRD

Hallo Rafael,

Rafael Deliano schrieb:

damit geht's allerdings nicht. Ich hab das früher mal mit Xilinx-CPLD XC9572 Speedgrade -15 getestet, laut Postfit-Simulation geht das noch bis ca. 70 MHz. Ich hatte damals mehrere Varianten ausprobiert, die einfachste sieht so aus:

|\ __ Clock/3 .---------| >O----o-------------| | | |/ | |& |---o--o | | .--|__| | ----------)-------------. | | | | | | | | | | .--o--. | .--o--. | | .--o--. | | '-|D S Q'--' .---|D S Q'-' '-|D S Q'--' | |\ | | | | | | | | .----| >O----|> | | .-|> | .-|> | | | |/ | R Q| | | | R Q| | | R Q| | | '--o--' | | '--o--' | '--o--' | | | | | | | '-)-------------)--------------------' | | | o-------------------------o-------------' | | | o Clock (created by AACircuit v1.28.6 beta 04/19/05

Die Q-Ausgänge sollen alle nichtinvertiert beschaltet sein. Bei dieser Schaltung habe ich allerdings nicht ausgetestet, ob sie unter allen Anfangsbedingungen in den gewollten Zyklus zurückkehrt, da ich nur einen prinzipiellen Lösungsansatz gesucht hatte. Das müßte man nochmal testen. Auch sind theoretisch Glitches am Ausgang durch das UND-Gatter wegen statischem Hazard möglich, die sich jedoch leicht verhindern lassen. In der Messung habe ich die nicht beobachtet, ich habe das als erfolgreich abgeschlossen gespeichert.

Ich habe es sogar danach auf die Spitze getrieben und einen allgemeinen symmetrischen Teiler /n entworfen, allerdings in der Praxis nicht getestet, nur erfolgreich in der Postfit-Simulation verifiziert. Die Untersuchungen habe ich gemacht, weil es ein Problem ist, ein synchron getaktetes Schaltwerk symmetrisch durch ungerade Verhältnisse teilen zu lassen. Jedenfalls sperrt sich der VHDL-Compiler erfolgreich gegen eine Lösung, das muß man schon selbst machen.

Das mit dem Teiler/3 hab ich aus s.e.design, wo ein "frustrated young engineer" diese 1. ihm gestellte berufliche Aufgabe nicht lösen konnte und einen erbitterten Streit unter den Experten um die richtige Lösungsmethode auslöste ;-).

mfg. Winfried

Ich habe mal mit einem Technik-Menschen von Auris die Auskunft bekommen, dass die eigentliche Programmierung nicht so fürchterlich aufwendig sei. Sie würden auch und gerade Einzelstücke regulär liefern. Die Serienfrage würde sich erst bei Oszillatoren stellen, die direkt auf der Quarzfrequenz laufen würden.

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Kai-Martin Knaak
http://lilalaser.de/blog

Geht noch einfacher (zumindest wird ein Flipflop weniger gebraucht, die Anzahl Elemente sind dieselben), worauf auch meine Schaltungsidee mit normalen Gattern beruht, siehe Seite 31:

ftp://ftp.xilinx.com/pub/documentation/xcell/xcell33.pdf

Soll angeblich in ein CLB passen. Sind auch Beispiele für Teilung durch

1.5, 2.5 und 5. Leider wird nicht die Konfiguration der CLBs angegeben.

Man müsste es eigentlich mit einem Dual-Edge Flipflop aufbauen können, rein per VHDL:

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Frank Buss, fb@frank-buss.de
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Kai-Martin Knaak schrieb:

Ack. Und mit Auris kann man ja auch mal sprechen. Es gibt etliche derartige Anbieter, viele haben inzwischen Vergleichbares im Programm.

Wenn man von vornherein mit offenen Karten spielt und sagt, daß es um eine Reparatur geht, kann man auch keinen Ruf verlieren. Gerade die programmierbaren Oszillatoren werden gerne für Muster und Experimente genommen, darauf sind die Anbieter durchaus eingestellt.

Außerdem: wenn Sie Dir diesmal freundlich und günstig geholfen haben (auch ohne viel daran zu verdienen), kommst Du beim nächsten Projekt gerne wieder auf sie zurück - und das kann sich rechnen.

Tilmann

Rafael Deliano schrieb:

Noch eine Alternative: Si570, sofern du den für die Programmierung der Frequenz beim Powerup notwendigen kleinen Controller noch mit unterbringst. Dafür sollte ein 8-Pinner genügen, der sich nach der Programmierung auch schlafen legen kann.

Den Si570 bekommst du in Einzelstücken bei box73.de (das ist der Webshop des FUNKAMATEUR).

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cheers, J"org               .-.-.   --... ...--   -.. .  DL8DTL

http://www.sax.de/~joerg/                        NIC: JW11-RIPE
Never trust an operating system you don't have sources for. ;-)

snipped-for-privacy@uriah.heep.sax.de (Joerg Wunsch) schrieb:

Wenn ich mir den Preis ansehe, dann bist du allerdings mit einem maßgefertigten Quarz von Andy Fleischer sogar noch billiger:

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cheers, J"org               .-.-.   --... ...--   -.. .  DL8DTL

http://www.sax.de/~joerg/                        NIC: JW11-RIPE
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Harald Wilhelms schrieb:

Hallo,

man kann doch noch nichtmal einen 13,56 MHz auf 12,96 MHz umschleifen. Die hier

angegebenen 50 ppm Ziehbereich wären gerade mal 13,5593 MHz, aber bis 12,96 MHz wären es 46300 ppm.

Bye

Das ist tatsächlich eine technisch und preislich sehr gute Alternative falls das einstellbare IC von Linear Technology nicht genau genug sein sollte.

MfG JRD

Joerg Wunsch schrieb:

Auch wieder so ein lustiges Produkt was zum halben Preis zehnmal so oft verbaut würde. So wird das Jörg wieder diskret machen und der Chinaman freut sich über Aufträge...

Butzo

Rafael Deliano schrieb:

M=F6glich w=E4re, diese Frequenz durch Mischen zweier Frequenzen zu bekommen. Anbieten w=FCrden sich 6,4 MHz und 6,5536 MHz sowie ein XOR. Ei= n Serienkreis als Siebmittel sollte reichen. Die fehlenden 6,4 kHz k=F6nnen auf beide Oszillatoren aufgeteil werden.

3,2 kHz lassen sich diese billigen Quarze allemal ziehen ;-)

--=20 mfg hdw

Hallo Frank,

Frank Buss schrieb:

ich kenne die Application Note, es sind aber auch dort 3 FFs, davon 1 modifiziertes RS-FF. Ich habe mir beide Schaltungen mit der XILINX ISE und ModelSim nochmal angesehen und überall Verzögerungen eingebaut zum Testen, ich kann seltsamerweise einfach keine Glitches provozieren in der Post-Fit-Simulation. Die einfachste Maßnahme sie zu verhindern, wäre noch 1 DFF als Register am Ausgang, dann bleiben die Schaltungen streng synchron und Glitches sind ausgeschlossen, allerdings mit 1 Taktperiode Verzögerung. Beim genaueren Hinsehen fiel mir aber auf, daß die Xilinx-Schaltung in der Post-Fit-Simulation nicht streng symmetrisch arbeitet, im Gegensatz zu meiner.

Der Artikel ist mir noch nicht bekannt, mir ist nicht ganz klar, worauf er hinzielt, da ich auch in VHDL derzeit nicht so drin bin. Auch weiß ich immer noch nicht, ob VHDL prinzipiell in 1 process() nur auf 1 Flanke triggern kann, oder ob es ein Qualitätsmerkmal (meist wohl fehlend) eines VHDL-Compilers ist, auf beide zu triggern. Daß es allgemein gehen muß auf 2 Flanken zu triggern, kann ich mir vorstellen, der Artikel deutet es an und ich hab es ja selbst so gemacht, vermutlich wird nur der Aufwand recht hoch.

Vielleicht soll der Artikel 1 Workaround sein, um die beiden Prozesse wieder zu koppeln, was mir früher offenbar nicht gelungen war. Ich muß mir den Artikel mal in aller Ruhe ansehen.

mfg. Winfried

"Joerg Wunsch" schrieb im Newsbeitrag news:gio7ee$ppo$ snipped-for-privacy@uriah.heep.sax.de...

Bei

waere 12.92 Standardfrequenz,

12.96 uesste man sich von ihm machen lassen.

--
Manfred Winterhoff, reply-to invalid, use mawin at gmx dot net
homepage: http://www.geocities.com/mwinterhoff/
de.sci.electronics FAQ: http://dse-faq.elektronik-kompendium.de/
Read 'Art of Electronics' Horowitz/Hill before you ask.
Lese 'Hohe Schule der Elektronik 1+2' bevor du fragst.

Ja, so ist es. Ich habe noch keinen VHDL-Synthesizer gesehen, der das in richtige Logik umsetzen könnte, obwohl es ja eigentlich nicht so schwer sein dürfte, zumal mit den neuen DDR2 Logiken, die auf beide Flanken triggern können. In der Simulation läuft es dagegen prima.

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Frank Buss, fb@frank-buss.de
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Klaus Butzmann schrieb:

Jammer nicht rum. Der Si57x ist schon ein geniales Teil. Da werden schon noch Nachbauer kommen und den Preis automatisch drücken.

- Henry

--
www.ehydra.dyndns.info