Funktion DDS

Uwe Hercksen schrieb:

Bei 4 MHz würd ich die Verdopplung mit einem EXOR Gatter erledigen. Der eine Eingang bekommt das Signal direkt. Dem anderen werden die restlichen 3 Gatter des ICs zwischengeschaltet. Ev. noch ein RC-Glied in die "Laufzeitkette" schalten. Somit wäre das Problem der Einsatzfrequenz des Tiefpasses erledigt ;-)

horst-d.winzler schrieb:

-)

Hallo,

na gut, Verdoppeln geht ja auch durch Vervierfachen und folgendes=20 Halbieren. ;-)

Bye

erledigt ;-)

Aber ohne PLL mit erheblichen Phasenjitter und dementsprechend schlechten Sinus.

MfG Manfrd Glahe

Wollten wir nicht die Taktfrequenz verdoppeln? Da wird kein Sinus benötigt. Doch wohl nicht etwa die Ausgangsfrequenz des DDS verdoppeln? Oder doch? Ist ja heutztage alles zuzutrauen?

Ich denke, er meint im ersten Teil die Taktfrequenz und im zweiten das Ausgangssignal.

Lars

Manfred Glahe schrieb:

Hallo,

ich meinte doch mit PLL!

Bye

Ja sicher, die Taktfrequenz. Aber der Sinus am Ausgang h=E4gt doch direkt vom Phasenjitter des Eingangstakt ab.=20

MfG MAnfred Glahe

Das war mir schon klar, Du wei=DFt doch aber was das f=FCr ein Aufwand ist. Der AD9833 ist in einem MSOP10pin untergebracht. F=FCr die PLL Schaltung w=E4re ein vielfaches an Platz und Geld erforderlich.

MfG Manfrd Glahe

Der Phasenjitter dürfte sich im Bereich der durch die üblichen Gatter verursachten Jitter, liegen ;-)

Untersuch die Schaltung einfach mal.

horst-d.winzler wrote: [=2E..]

Das wird er schon deshalb nicht, weil durch die Gatterschwellen das Tastverh=E4ltnist ver=E4ndert wird. Dann w=FCrde ich eher einen Oszillator auf Oberwellenbasis abstimmen.

MfG Manfred Glahe

Er wird sich ohnehin etwas anderes einfallen lassen müssen. Denn, wenn ich mich nicht verlesen habe, sollte die kleinste Clock Frequenz nicht unter 62,5_MHz liegen. Also 1/2x 125_MHz. Wenn die schon in ihrer App. daraufhin weisen, werden sie wissen warum ;-)

Manfred Glahe schrieb:

Hallo!

Was ist denn an einem Filter 2ter Ordnung auszusetzen? Also ein LC(R)- Filter sollte bei dir doch reichen.

Ja, aber hier geht es ja nicht um Frequenzauflösung, sondern um "Pegel".

Es geht doch immer noch darum eine Frequenz bis 100kHz mit einem mit

MfG, Heiko.

"Pegel".

Das ist nicht das eigentliche Problem. Bei 4.1943 MHz und 100KHz Sinus habe ich nach dem Da Wandler 42 St=FCtzstellen. Bei 20Vss macht das jeweils 0.47V/Bit und das knackt in einem Piezzo auch noch mit einem Filter 2. Ordnung. Habe ich probiert (nat=FCrlich gemessen).

MfG Manfred Glahe

Manfred Glahe schrieb:

Hallo,

also bei einem symmetrischen Dreiecksignal mit 20 Vss sind es dann 0,47=20 V Differenz zwischen zwei St=FCtzstellen. Mit 0.47V/Bit hat das nichts zu= tun.

Bye

Uwe Hercksen schrieb:

Und außerdem folgt die Ausgangsamplitude einer sinx/x Kurve.

Wenn er ein Knacken hört, könnte das daran liegen, das der DDS eine cos Funktion liefert. Bei einer cos Funktion fängt der DDS bei der max. Amplitude an. Das ergibt jedesmal Einschwingvorgänge. Er müßte dann also für eine sin Funktion der Amplitude sorgen ;-)

Sinus

einem

zu tun.

Doch Uwe, die St=FCtzstellen werden doch durch die 28Bit breite Aufl=F6sung bestimmt. Dar=FCberhinhaus wirkt noch der 10Bit DA Wandler. Wenn ich also Bei 4.1948 MHz Takt mir einen Sinus von 2.exact der H=E4lfte einstellen wollte, bek=E4me ich doch nur noch ein Rechteck am Ausgang. Je geringer das Verh=E4ltnis von Takt zu Ausgangsfrequenz, desto schlechter der Sinus wegen der wenigen St=FCtzstellen.

MfG Manfred Glahe

Manfred Glahe schrieb:

Hallo!

Das Tiefpassfilter kann man sich dann auch als Integrator denken. Es "bügelt" die Treppen "glatt".

MfG, Heiko.

Manfred Glahe schrieb:

Hallo,

also irgendwie verstehen wir zwei uns wohl nicht. Vorhin schriebst Du in dem Beispiel von 42 Abtastzeitpunkten pro Periode =

eines 100 kHz Sinus. Die 28 Bit vom Akkumulator in der DDS bestimmen die =

Frequenzaufl=F6sung, 31,25 mHz wenn ich mich nicht irre. Die 10 Bit ergeben bei +-10 V 9,76 mV/Bit bzw. f=FCr 1 LSB. Wie Du auf 0,47 V/Bit kommst ist mir weiterhin unverst=E4ndlich.

Bye

Uwe Hercksen wrote: [=2E..]

M=F6glicherweise dr=FCcke ich mich auch nicht klar genug aus, ich versuche es halt nochmal.

Sinus

Ich habe 42 St=FCtzstellen (ergeben sich bei 28Bit Aufl=F6sung und dem Takt/Faus Verh=E4ltnis) welche einen Spannungshub am Piezzo von 20Vss =FCberstreichen mu=DF. Ohne filter bek=E4me ich eine Treppenspannung (zwischen zwei St=FCtzstellen) von 0.47V. Sind wir bis hier noch einer Meinung? Wenn ja, dann gilt es nur noch diese Spr=FCnge zu gl=E4tten so da=DF der Piezzo nicht mehr darauf ansprechen kann.

Periode

die

Dieser Satz ist tats=E4chlich mi=DFverst=E4ndlich gewesen. Was ich ausdr=FCcken wollte war der Umstand, da=DF der DA Wandler auch nochmal den Ausgang halbieren kann wenn das entsprechende Bit gesetzt wurde. Was am Ergebnis nichts =E4ndert da extern nachverst=E4rkt werden m=FC=DFte.

MfG Manfred Glahe