Adress-/Datenbus routen

Tankred M=FCller schrieb:

der=20

r=20

ch?

Hallo,

tja, was sagen denn Datenbl=E4tter und Applikationen der beteiligten=20 Bauteile dazu?

Bei den VME Bus Backplanes d=FCrfen T Abzapfungen nur sehr kurz sein, abe= r=20 das ist auch ein an beiden Enden mit Wellenwiderstand abgeschlossener=20 Bus. Das erfordert aber auch recht kr=E4ftige Bustreiber, aber mit=20 Spannungsteilern zwischen VCC und GND als Abschlu=DF kann man ja den=20 n=F6tigen Strom verringern, noch mehr mit aktiver Terminierung.

Also wenn auf beiden Seiten mit Wellenwiderstand abgeschlossen werden=20 soll d=FCrfen Stichleitungen zu den Baustein nur sehr kurz sein.

Wie lang w=E4re denn bei Dir sehr lang?

Bye

Naja, es ahndelt sich um "gewöhnliche" SDRAM-Bausteine, einen Motorola-Prozessor und ein paar andere. In den Datenblättern steht im Grunde gar nichts über das Layout.

Ich will das ganze auf eine Euro-Platine bekommen, der Bus wird daher maximal 10-20cm lang sein.

Grüße, T.

Tankred M=FCller schrieb:

Hallo,

mal eine Absch=E4tzung dazu:

66 MHz entsprechen 4,54 m Wellenl=E4nge im Vakuum, auf der Platine etwa 3= =20 m. Eine Viertelwellenl=E4nge davon sind 75 cm, da sind 20 cm noch deutlic= h=20 k=FCrzer. Wieviele Takte dauert denn ein ganzer Buszyklus und wieviele =C4nderungen= =20 erfolgen dabei an den Adress-, Daten und Steuersignalen? Wenn ein Buszyklus mehrere Takte dauert liegst Du mit 10 bis 20 cm=20 meiner Meinung nach auf der sicheren Seite, jedenfalls von der reinen=20 L=E4nge her.

Bye

Hallo Tankred,

T-Kreuzungen sind im allgemeinen das was du auf jeden Fall vermeiden solltest, da diese zu schwer zu kontrollierenden Reflektionen fuehrt. Die Bausteine nacheinander anordnen und insbesondere die Clockleitungen zu den SDRAMs mit Terminierungswiderstaenden versehen.

Howard Johnson et al., High Speed Digital Design - A Handbook of Black Magic, ist meiner Meinung nach die Bibel zu dieser Thematik (und extrem parxisnah)

Gerade bei SDRAMs ist es wichtig, dass das Layout keinen Clockskew erzeugt, dass heisst Clockleitungen muessen genau gleich lang sein etc. Uebersprechen kann bereits ein Problem bei diesen Frequenzen sein, das heist die Leiterbahnfuehrung erfordert bereits einige Aufmerksamkeit. Falls sich die Ausgangsimpedanz des Clockdrivers nicht in Software einstellen laesst sind Serienterminierungswiderstaende direkt am Clockdriverausgang ebenfalls eine gute Idee.

Viel Glueck Klaus

Hallo Klaus!

Das habe ich soweit getan (größtenteils aus einem Referenzdesign abgeleitet).

Ich werde es mir gleich bestellen!

Terminierungswiderstände sind bereits eingeplant. Was meinst Du mit gleichlangen Clock-Leitungen? Ich verwende zwei SDRAM-Bausteine, die an derselben Clock-Leitung hängen. Den Bus (und auch den Takt) führe ich zuerst an den ersten Baustein, danach an den zweiten. Die weiteren Komponenten (Flash etc.) sollen danach kommen. Ich werde den Bus wohl falten müssen, um alles in Serie legen zu können...

Grüße, T.

Falls ein Clockdriver mit mehreren Ausgaengen verwendet wird und z.B. jedes SDRAM seine eigen Clock bekommt ist es wichtig, dass die Clocktraces gleichlang sind, weil die SDRAMs sonst eine zeitlich verschobenen Takt sehen ("Skew"). Wenn der zu gross wird, dann gibt's Datenmuell.

In diesem Fall muessen die Clockeingaenge der SDRAMs so dicht beieinanderliegen, dass die Laufzeitverzoegerung zwischen den beiden Chips klein genug ist um nicht zu stoeren (sollte bei 66 MHz und Europakartenformat nicht wirklich ein Problem sein). Den Bus zu falten ist an sich kein Problem sein, je nach Anzahl der Chips die am Bus haengen, kann allerdings die Eingangskapazitaet und die Eingangscharakteristik zu vertrackten Problemen fuehren. Unter Umstaenden kann es dann besser sein Busswitches zu haben, die nur die jeweils angesprochenen Bausteine an den Bus legen. Wann das notwendig ist und wann nicht, kann ich nicht beantworten - habe da noch nie eine verlaessliche Berechnungsmethode zu gefunden. Das ist Trial and Error oder eine Sache der Erfahrung ...

Gruss Klaus