560,0kHz Takt bzw. "Divide-by-N" ICs

Hast Du noch ein EPROM? Counter an die Adresse, Ein Datenbit als Ausgang, ein Bit zum Counter Reset.

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Gruß, Raimund
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"Rafael Deliano" schrieb im Newsbeitrag news:h3uqub$56e$02$ snipped-for-privacy@news.t-online.com...

CD4089, CD4527 und 7497 (auch als HC? Nie gesehen), allgemein lautet der Begriff Raze Multiplier. Kann man auch gut in ein GAL brennen.

1:25 ist immer mit einem Jitter belegt, aber wenn der Teiler auf die steigende und fallende Flanke reagiert, hat man 50 Impulse und die kann man gut durch 25 teilen.

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Manfred Winterhoff, reply-to invalid, use mawin at gmx dot net
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Rate Multiplier sind tatsächlich recht flexibel, aber hier würde der Jitter arg stören. Bei den CD40xx ist das Problem dass sie Grundwellenquarze bis

20MHz kaum abdecken: der CD4089 macht wohl irgendwo bei 2,4 MHz schlapp.

MfG JRD

Rafael Deliano schrieb:

Guck' mal bei

. Die haben mehrere "Any rate precision clocks", und diverses anderes Zeug, das gegen könnte.

Würde hier nur den 74HC30 ersetzen. Aber für längeres Triggerwort und für flexiblen Teiler sicherlich günstig. Als gesockeltes PLCC FLASH auch relativ kompakt. Aber für 14MHz / 71nsec vom Timing schon knapp.

MfG JRD

Wohl Si5334 u.ä. Schon etwas sehr modern:

1,5 - 3,3V Versorgung ; Keramikgehäuse ohne Beinchen ( aber zumindest kein BGA ) ; hungriger 45mA Stromverbrauch ; Hauptvorteil: 8 - 30 MHz rein und 0,16 bis 200MHz raus via PLL ; per I2C in EEPROM konfigurierbar ;

MfG JRD

[Frequenzteiler 25:1]

...

25 = 5*5

Der 7490 enthielt getrennte 2:1 und 5:1 Zähler. Gibts auch mit 2 Einheiten in einem Gehäuse als 74390. Auch 74HC390.

XL

Ein AVR (z.B. ATTINY25) sollte gehen, die sind überwiegend single cycle. Wären dann 12 + 13 cycles.

Grüße Robert

Gute Idee. Aber es scheint nichtmal für /5 in 74HCxx simple Teiler-ICs ohne externe Gates zu geben.

CD4018 gabs als "presettable divide by N counter":

2 4 6 8 10 macht der ohne externe Teile, aber für 3 5 7 9 benötigt auch er ein externes Gate. Und er tut nicht mehr als 2-4MHz.

MfG JRD

Hallo Rafael,

Rafael Deliano schrieb:

ich kann zwar jetzt auch kein fertiges IC für einen _symmetrischen_, synchron getakteten Frequenzteiler nennen, habe aber anläßlich eines PLL-Problems vor einiger Zeit selber einen solchen entworfen. Benutzt habe ich dazu einen Xilinx CPLD XC9572-15PC84, den ich als Eval-Board hier zur Verfügung habe.

Der _symmetrische_ Teiler ist mit 8 Bit programmierbar von 2-255, als max. Frequenz werden mir hier 18 MHz angezeigt. Benötigt werden nur 47 von 72 Makrozellen und da Du nur 4 Bit fest eingestellt brauchst, könnte die Schaltung auch in ein kleineres CPLD gehen mit höherer Frequenz.

Der Grund für den Entwurf liegt darin, daß ich nichts Vergleichbares finden konnte. Es ist eine Verallgemeinerung des Problems, symmetrisch /3 teilen zu müssen, also alle ungeraden Teilerverhältnisse symmetrisch zu realisieren. Es gab hier mal eine Diskussion darüber und Falk Brunner hatte eine VHDL-Lösung präsentiert, die mir bei einem Festplattencrash leider verlorengegangen ist. Ich habe die Lösung von "Hand" auf dem Papier gemacht mit Schematics Entry, also den Schaltplan selbst gemacht. Es wird einfach ein Akkumulator mit einer passenden State-Machine gesteuert.

Die Schaltung ist nur im Simulator getestet, nur punktuell, weil als Ganzes unüberschaubar, kann also nicht garantieren, daß nicht doch Probleme auftauchen. Vielleicht kann man ein so kleines CPLD mit der Eval-Version von Xilinx programmieren, ein kleines JTAG-Interface über Parallel-Schnittstelle ist auch schnell gemacht.

mfg. Winfried

Die AVR habe ich hier nicht in Benutzung. Mir vom Datenblatt her auch nicht ganz klar ob der DIL8 für externen Quarz konfigurierbar ist. Und ob der den Quarz nicht /2 teilt um auf Busfrequenz zu kommen.

Bei den 68HC908 nachgesehen: da ist der QT1 in DIL8 auf Quarz konfigurierbar. Angeblich bis 32MHz. Durchaus möglich daß er bei 14 MHz noch halbwegs problemlos anschwingt. Danach verläßt einen natürlich das Glück: teilt /4 auf Busfrequenz und benötigt für Bit-Opcode 5 Zyklen.

Für viele Anwendungen sind aber Controller in DIL8 wohl die ideale Lösung als flexibler Taktgenerator.

MfG JRD

Da wäre ich im Vergleich zu kleinen DIL8 Controllern besonders skeptisch:

• unklar ob die Pins haben die Quarz direkt treiben können

• inzwischen wohl keine 5V Versorgung mehr möglich.

Anders als bei Controller kann man aber wohl mit externem Takt leichter >20MHz gehen. Hier 28 MHz. Weil man dann aber Oberwellenquarz hat müsste man wohl fertige Dose als Taktquelle verwenden.

CPLD wäre also wohl vermutlich eher für höhere Frequenzen angemessen.

MfG JRD

Rafael Deliano schrieb:

Ist HC überhaupt notwendig? Sonst würde es ja auch zwei 74LS90 (ohne zusätzliche Gates!) tun, wie Axel schon vorschlug. Und was gefällt dir am

74HC390 nicht?

Mit freundlichem Gruß

Jan

Ja, der TINY25 ist es. Man muss die fuses anpassen, ab Werk läuft er mit

8MHz /8.

Nö. Anbei der Beispielcode in AVR ASM, getestet mit 14.31818 MHz Quarz

Grüße Robert

------- code -------------------------------------------------------------- .include "tn25def.inc"

RESET: sbi DDRB,1 Loop: sbi PORTB,1 ;H 2 2 nop ;H 1 3 nop ;H 1 4 nop ;H 1 5 nop ;H 1 6 nop ;H 1 7 nop ;H 1 8 nop ;H 1 9 nop ;H 1 10 nop ;H 1 11 nop ;H 1 12 cbi PORTB,1 ;L 2 2 nop ;L 1 3 nop ;L 1 4 nop ;L 1 5 nop ;L 1 6 nop ;L 1 7 nop ;L 1 8 nop ;L 1 9 nop ;L 1 10 nop ;L 1 11 rjmp Loop ;L 2 13

74xx und 74LSxx sind bei mir schon vor Jahren in der runden Ablage verschwunden.

Das sind zwei 4 Bit Dekadenzähler die in /2 und /5 Stufe aufgeteilt sind. Man erhält damit zwar ohne zusätzliche Gates /25. Aber wohl nur mit 4:1 Tastverhältnis.

Da erwarte ich mir ein 16:9 Tastverhältnis. Die alten CML waren für Resonator mit 1:1 ausgelegt, haben zwar intern FlipFlop das aber nicht beliebig schnell ist.

MfG JRD

Hi,

3:2 wenn du den Q2 Ausgang nimmst.

Gruss Michael

Ja, die Attiny25/45/85 können direkt einen Quartz treiben.

Nein, Befehle werden dann direkt mit der Quartz-Clockrate abgearbeitet, also kein Teilen/2.

Damit wäre also wirklich 12 hi, 13 lo, 13 hi, 12 lo möglich, so daß zumindest die steigenden Flanken frei von Jitter sind und der duty cycle auch im Mittel 50% beträgt.

Allerdings ist ein 14 MHz Quartz ja auch nicht gerade ein Standardbauteil, da könnte man dann auch gleich z.B. zu einem 16.8 MHz Quarz greifen und durch 2*15 teilen...

Gruß, Jürgen

Hallo Rafael,

Rafael Deliano schrieb:

eher nicht, den Takt muß man IMHO extern anschließen.

Habe gerade mal bei Xilinx nachgesehen, den XC9572 gibt's im PLCC-44-Gehäuse mit 5 V, wenn ich mich nicht vertan habe. Der wäre dann sogar auf Lochrasterplatine aufbaubar. Vielleicht geht auch der XC9536, dazu müßte ich mir das Projekt nochmal vornehmen, der wäre dann sowas wie ein großes GAL.

Je größer die Wortlänge der Addierer, desto niedriger die erreichbare Frequenz. Bei 8 Bit hatte ich hier 18 MHz, so hoch ist das auch nicht, auch wenn die Werbung was von 125 MHz suggeriert. Die eingangs erwähnten

14 MHz müßten aber gehen.

mfg. Winfried

.

Aber wieso Addierer ?

Das macht man heutzutage alles in einem FPGA, denn da ist ja normalerweise der 32bit Controller und alle Spezialhardware auch drin :-) Achja mit TTL wäre das auch noch denkbar.

Klar hier will man ein 8pin CPLD, gibts leider nicht. Aber im Pal/Gal ginge es, am besten mit einem LFSR counter. Siehe:

Das müsste in jeder Uralttechnik (74S) bis > 50MHz gehen.

Zum Spielen in ISE hab ich mal was gebastelt:

----------------------------------------------------------------------------------

-- Company: OHO

-- Engineer: M.R.

--
-- Create Date:    01:55:45 07/20/2009
-- Design Name:
-- Module Name:    LFSR25 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity LFSR25 is
Port (
  clock : in  STD_LOGIC;
  reset : in  STD_LOGIC;
  cdiv25 : inout  STD_LOGIC
);
end LFSR25;

architecture Behavioral of LFSR25 is

signal lfsrin:                        STD_LOGIC ;

signal lfsr:                       STD_LOGIC_VECTOR (1 to 5) ;


begin




-- 5bit LFSR divide by 25
-- Xilinx XAPP052
PROC_1: process(clock,reset)
begin
  if (reset = '1') then
    lfsr