Registro statico a transmission gate

Ho un dubbio su un registro statico realizzato con transmission gate, ho allegato lo schema fidocad. Il mio libro dice che quando il secondo stadio formato dal transistor gate T2 e dagli inverter I3 e I4 è ON (quando CLK=1), c'è il problema della conduzione inversa, cioè T2 ed I4 possono influenzare il dato memorizzato nel latch I1-I2. Non ho capito come si possa affermare ciò. Qualcuno è in grado di spiegarmelo, magari con un esempio? Grazie

[FIDOCAD] MC 50 70 3 0 410 MC 50 30 1 0 420 LI 60 45 60 55 LI 40 45 40 55 MC 90 65 2 0 680 LI 70 50 70 65 LI 70 50 60 50 LI 90 50 90 65 MC 120 70 3 0 410 LI 110 45 110 55 LI 130 55 130 45 LI 110 50 90 50 MC 145 50 0 0 680 MC 165 65 2 0 680 LI 145 50 145 65 LI 165 50 165 65 LI 145 50 130 50 LI 165 50 180 50 LI 40 50 25 50 TY 20 45 5 3 0 0 0 * D TY 180 45 5 3 0 0 0 * Q TY 40 35 5 3 0 0 0 * T1 MC 70 50 0 0 680 TY 75 70 5 3 0 0 0 * I2 TY 80 40 5 3 0 0 0 * I1 TY 155 40 5 3 0 0 0 * I3 TY 150 70 5 3 0 0 0 * I4 MC 120 30 1 0 420 TY 130 35 5 3 0 0 0 * T2 TY 50 25 5 3 0 0 0 * CLK TY 50 70 5 3 0 0 0 * CLK\ TY 120 25 5 3 0 0 0 * CLK\ TY 120 70 5 3 0 0 0 * CLK
Reply to
Marcello
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"Marcello" ha scritto:

Si perche' quando T2 e' ON, hai 2 inverter (quasi) in parallelo (sono separati solo dalla conduttanza di T2), e se il dato memorizzato in uscita da I1 e' diverso da quello in uscita di I4 hai un "conflitto" (i.e. un partitore di tensione a MOS): sara' l'inverter coi MOS + conduttivi a "vincere", e quindi a decidere a che valore portare la tensione del nodo. Nel tuo caso, dovendo il dato propagarsi da D verso Q, e' quindi necessario che i MOS di I1 siano + conduttivi (i.e. W/L + elevato), in modo da "vincere" il confronto con la coppia I3/I4. Comunque proprio per evitare questo tipo di problemi, si usano schemi modificati con Trans.Gates messi in posizioni apposite per evitare conflitti.

Ciao!

-- Per rispondermi via email sostituisci il risultato dell'operazione (in lettere) dall'indirizzo

Reply to
Fabio G.

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