habt Ihr mich in Eurem Killfile, oder findet wirklich niemand mehr den Z80 geil!!! Naja, was soll's, es ist Sonntag Nachmittag, draussen regnet's, und der Wein ist alle...
Aber trotzdem bin ich seit Tagen an nem Problem dran. Mein Kopf ist einfach nicht geschaffen für dieses rückgekoppelte Logikzeugs, denn ich brauch ein Flip-Flop, das quasi auf die Flanken von R und S triggert. Das heisst, der "verbotene" Zustand von R und S = high sollte am Ausgang der letzte Trigger sein.
Ich hab mir da was überlegt in der Richtung sobald der Ausgang umgeschaltet hat, sperrt derselbige den Eingang und umgekehrt. Oh, shit, schwingt dann das...? Naja, vielleicht weiss ja ein anderer Freak was gutes...
Ich würde dir ja helfen, ich habe früher viel mit solchen Logik-IC´s gebaut, aber irgendwie komme ich mit deiner Beschreibung nicht zurecht. Ein RS-Flipflop ist ja nun wirklich nichts besonders komplexes, da kann man doch die Signale vorher so vorbereiten, daß sie vom Flipflop im nicht "verbotenen" Zustand verarbeitet werden können.
|> Ich würde dir ja helfen, ich habe früher viel mit solchen Logik-IC´s |> gebaut, aber irgendwie komme ich mit deiner Beschreibung nicht zurecht. |> Ein RS-Flipflop ist ja nun wirklich nichts besonders komplexes, da |> kann man doch die Signale vorher so vorbereiten, daß sie vom Flipflop |> im nicht "verbotenen" Zustand verarbeitet werden können.
Dream on :-) Wenn es tatsächlich so einfach wäre, den verbotenen Bereich (der ja an sich nicht verboten ist, sondern nur Probleme macht, wenn gleichzeitig S und R inaktiv werden) so nebenbei zu erledigen, wäre man sehr reich. Daran haben sich schon viele die Zähne ausgebissen. Ergebnis: ES GEHT EINFACH NICHT!
Wer's nicht glaubt: "google metastability".
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Georg Acher, acher@in.tum.de
http://wwwbode.in.tum.de/~acher
"Oh no, not again !" The bowl of petunias
Er meint wahrscheinlich einfach nur den Aufbau eines JK-Flipflops, wo kein verbotener Zustand existiert, also nix unvorhergesehnes passiert wenn beide Eingänge auf HIGH gon ... dann wäre aber eine Clock vonnöten
|> Er meint wahrscheinlich einfach nur den Aufbau eines JK-Flipflops, wo |> kein verbotener Zustand existiert, also nix unvorhergesehnes passiert |> wenn beide Eingänge auf HIGH gon ... dann wäre aber eine Clock |> vonnöten
Das hilft nur scheinbar. Wenn an J/K gewackelt wird, und das Wackeln in die Nähe der Taktflanke kommt, wird das interne RS-FF in den verbotenen Zustand getrieben. Dass es da wieder rauskommt, ist zwar klar, aber nicht die Irrungen und Wirrungen, die währendessen an den Ausgängen zu sehen sind.
Der OP sollte aber einfach mal ein paar Anforderungen schreiben, die er an seine FF-Schaltung stellt. Der Text so war für mich auch etwas unklar..
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Georg Acher, acher@in.tum.de
http://wwwbode.in.tum.de/~acher
"Oh no, not again !" The bowl of petunias
"Christian Müller" schrieb im Newsbeitrag news:3f802212$1 snipped-for-privacy@news.tiscalinet.ch...
Hallo Christian, na ja, Pferdekutschen will heute auch nicht mehr jeder fahren. Einfach zu langsam!
einfach
Trigger
umgeschaltet
Da gab es vor einem Jahr einen kleinen Schaltungswettbewerb zu diesem Thema in sci.electronics.cad/sci.electronics.design . Subject: "Help an Analog Guy with a Digital Problem" Die "finale" Schaltung ist im Anhang.
Ich habe das mal mit LTSPICE simuliert. Zumindest im Simulator war diese Schaltung erst stabil, nachdem beide Ausgänge auf "1" waren und irgend einer dann zum erstenmal nach "0" wechselte". Aber vielleicht hat da auch nur der Simulator ein Problem mit der Startbedingung. Falls es doch an der Schaltung liegt, dann müßte man halt diese Startbedingung am Eingang erzwingen.
Gruß Helmut
Group: sci.electronics.cad sci.electronics.design Subject: "Help an Analog Guy with a Digital Problem" Date: 26.August 2001
Tom Del Rosso schrieb:
It took me about 5 iterations, but this is it. It's fully controlled by feedback - not gate delays, so no races.
The numbers with / or \ indicate the sequence of transitions (first /2 then \3 and eventually \7 which is the same signal that rose on /2).
0 and 1 (with no slash) indicates steady state.
I repeated the diagram twice; the first shows a falling edge on set and a steady 0 on reset, and the second shows a falling edge on set and a steady 1 on reset. It is negative triggered like Jim wanted, and uses only 8 gates (3 NOR FFs and 2 additional NOR gates).
"Helmut Sennewald" schrieb im Newsbeitrag news:blpm79$84s$02$ snipped-for-privacy@news.t-online.com...
Z80
ein
der
dann
Hallo Christian, das scheint wohl doch am Simulator/Gatterparameter zu liegen. Wenn ich ein Gatter im Delay um 0.1ns ungleich mache, dann gibt es auch beim Start der Schaltung keine Oszillationen mehr. Die Schaltung reagiert übrigens auf negative Flanken. Die ganze Schaltung kann man mit zwei 74xx02 Bausteinen relisieren. Z.B. 74HC02, 74HCT02, 74AC02, ....
Gruß Helmut
PS: Ich habe mit Absicht mein komplettes voriges Posting hier wieder zitiert, damit die Leute, die die Schaltung archivieren wollen, alles in einer Mail haben.
Darum geht es doch nicht, ich dachte dabei eher an einen realen Bezug, zu dem man eigentlich immer eine Lösung findet, ob da am Ende noch ein RS-Flipflop dran hängt ist doch nebensächlich, wenn es funktioniert... Ich konnte leider nichts mit der Beschreibung anfangen, aber wenn es den Zustand, beide High gibt aber den Zustand beide Low nicht gibt reicht es schon wenn man die Eingänge negiert, Bzw. einen IC verwendet der schon negierte Eingänge hat...
"Helmut Sennewald" schrieb im Newsbeitrag news:blpm79$84s$02$ snipped-for-privacy@news.t-online.com...
ein
der
dann
Ja, ich habs auch simuliert, da gehen aber beide Ausgänge auf LOW, wenn beide Eingaenge LOW (aktiv) sind.
Mein Problem ist, dass bei meiner Anwendung ein RESET kommen kann, wenn SET noch aktiv ist, und das FF dann trotzdem resettet, und umgekehrt natürlich auch. Die beiden Signale können (!) sehr schnell nacheinander kommen, aber dauern relativ lange. Hab mir ueberlegt, einen Pulsformer einzusetzen, der bei der SET oder RESET Flanke einen kurzen Impuls erzeugt (Monoflop).
Meine andere Frage war, ob ich ein Gatter reinhängen kann, das, sobald zum Beispiel SET aktiv wird mit dem Q den Eingang (SET) am FF schliesst, und umgekehrt.
"Christian Müller" schrieb im Newsbeitrag news:3f807730 snipped-for-privacy@news.tiscalinet.ch...
Hallo Christian, ich weiß ja nicht was du simuliert hast, aber bei mir arbeitet die Schaltung so wie du es wolltest. Beim Übergang von 1->0 am SET_N geht Q auf 1 und beim beim Übergang von 1->0 am RESET_N geht Q auf 0 zurück, egal welchen Zustand der jeweils andere Eingang gerade hat.
IN LTSPICE muß man den Gattern eine Verzögerung verpassen: z.B. td=5n
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