Fragmentem wiekszego ukladu jest blok ktory powinien "usredniac" zegar. Na wejsciu tego bloku bedzie sygnal prostokatny 2Mbit z jitterem (dochacym nawet do kilkudziesieciu sekund). Na wyjsciu powinien byc ten sam sygnal tylko "usredniony / wyrownany" z roznym (zadanym) okresem. Jak to wykonac?? Zastosowac PLL i zmieniac tylko stala czasowa FDP ?? Czy taki uklad na PLL realizowal by cos takiego?? A moze jakos inaczej?? Ma ktos z was taki schemat ukladu na PLL (lub podobnego oczywiscie) Pozdrowienia
5hinkaps. Do dyspozycji jest zegar/kwarc 48MHz lub wiekszy.