Kwarc przez PLL czy kwarc bezposrednio - ktory stabilniejszy?

Pszemol pisze:

Zależy od pętli fazowej wewnątrz FPGA. Jeśli VCO ma duże szumy fazowe i filtr w pętli fazowej jest wąski, to wynikowy zegar będzie gorszy. Myślę, że zegar bezpośrednio z generatora 80 MHz może być lepszy niż powielanie. Mierzyłem kiedyś taki

Wahania temperaturowe beda tu bez znaczenia.

PLL polepsza stabilnosc jesli stabilnosc krotkokresowa wewnetrznego generatora jest lepsza niz czestotliwosci odniesienia.

Na oko tu bedzie odwrotnie.

J.

Jak chcesz uzyc oscylator bezposrednio, to musisz sobie cos dolozyc do sprawdzania czy juz wystartowal (albo odpowiednio opoznic reset). Jak uzyjesz PLL to sie to robi z wyjscia 'locked'. Nigdy z PLL w Alterach nie mialem problemu.

Aha - chcesz miec 80.0000MHz (zakladam ze chcesz miec to z dokladnoscia do 100Hz, co jest 1ppm), wiec z podanym oscylatorem to niemozliwe jest. IMHO 50ppm z 80MHz to 4kHz.

Tak jest, dziêki za t± uwagê. Reset jest z definicji opó¼niony przez RTC o 200ms - s±dzê ¿e oscylator ju¿ za ten czas bêdzie stabilny. Ale sprawdzê to.

Co do "problemów" to ja tez nie mam :-) Ale mi gostek z "quality controll" zarzuca ¿e w moim nowym produkcie zegar p³ywa bardziej ni¿ w starym co to chodzi³ na kwarcu 64MHz "wprost". Mogê mu to samo na szybko zrobiæ w FPGA, podmieniê kwarca 10 na 80 i niech siê bawi w sprawdzanie ;-)

No jasne, napisa³em sobie o jedno zero za du¿o :-)

Użytkownik Filip Ozimek napisał:

Odpowiedź brzmi zupełnie inaczej (znaczy całkiem w drugą stronę...) - widmo pętli PLL nie może być lepsze od widma jej wzorca - z g..a bicza nie ukręcisz!.

Dariusz K. Ładziak pisze:

Czyli nawet jeśli w pętli jest wąski filtr, to pętla przedrukuje wszystkie szumy fazowej z zaszumionego wzorca na niskoszumne VCO?

Ile plywa? Moze on sie czepia, albo nie rozumie? No i plywa czy tylko ma jitter? Wiem, czepiam sie, ale pojac nie moge skad takie problemy moga byc (a z drugiej stroni i mnie moze kiedys trafic ;-( )

Raczej o 2. A jak o 2, to prosze odpowiedz o ile plywa, chyba ze czegos nie rozumiem. Jesli gostek zaakceptuje 4kHz, to powinienes to osiagnac na 'wszystkim'

- znaczy niewazne czy z PLL czy direct. Jak gosc nie polubi 4kHz to ten generator odpada. Z drugiej strony - jesli masz duzy jitter to sprawdz Vpll_a/Vpll_d, bo mi raz sie PLL w Cyclone3 restartowal (nie przylutowany kondensator przy Vpll_a) od czasu do czasu.

U¿ytkownik ""Dariusz K. £adziak"" snipped-for-privacy@waw.pdi.net> napisa³ w wiadomo¶ci news:h0eliv$5p$ snipped-for-privacy@nemesis.news.neostrada.pl...

No jak nie jak tak ? Moze nie tak jak Filip napisal, ale PLL ze stabilnym VCO moze odfiltrowac szumy fazowe ze zrodla odniesienia.

W tym przypadku nie podejrzewam zeby kwarcowy oscylator mial jakies duze szumy, powinien byc sporo lepszy niz wbudowane VCO, no chyba ze przy 80MHz przebieg juz nie taki, a konwersja w FPGA z "prostokata wejsciowego" na "prostokat wewnetrzny" powoduje duzy jitter tego ostatniego ..

J.