Hej
Przykladowo mam jakis model w jezyku Verilog. Jak najlepiej i najprosciej mozna go sprawdzic pod katem syntezy?
Pozdrawiam
[Verilog] Synteza
Jun 07, 2006
1 Replies
sprobowac zsyntezowac? sciagasz darmowe ISE lub quartusa, a nawet max++ i odpalasz, w tym ostatnim podsbior syntezowalnych elementow jest jednak mniejszy niz w quartusie
Join the Discussion
Have something to add? Share your thoughts — no account required.
Didn't find your answer?
Ask the community — no account required