Hej
Przykladowo mam jakis model w jezyku Verilog. Jak najlepiej i najprosciej mozna go sprawdzic pod katem syntezy?
Pozdrawiam
- posted
17 years ago
Hej
Przykladowo mam jakis model w jezyku Verilog. Jak najlepiej i najprosciej mozna go sprawdzic pod katem syntezy?
Pozdrawiam
sprobowac zsyntezowac? sciagasz darmowe ISE lub quartusa, a nawet max++ i odpalasz, w tym ostatnim podsbior syntezowalnych elementow jest jednak mniejszy niz w quartusie
ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.