Hej
Zamieszczam mojego posta na tej grupie, ponieważ sam dokładnie nie wiem gdzie powiniennem to umieścić. Poszukuję materiałów na temat modelowania w języku Verilog licznika zliczającego w dół, czy ktoś z was może mi podesłać jakieś dobre linki bądź źródła? I jeszcze jedno: Czy przez proces syntezy modelu w języku Verilog rozumie się proces kompilacji, czyli sprawdzenie modelu pod względem poprawności?
Pozdrawiam
Patrz, tu masz "wypasiony" licznik 8-bitowy z synchronicznym wejściem zerowania i ładowania:
module counter (clk, reset, load, in, count); input clk, reset, load; input [7:0] in; output [7:0] count; reg [7:0] count; always @(posedge clk) begin if (reset) count=0; else if (load) count=in; else if (count==255) count=0; else count=count+1; end endmodule
Nie bardzo. Sama kompilacja oznacza sprawdzenie poprawności kodu i zazwyczaj także przygotowania do symulacji (bo pracujemy najczęściej w jakimś środowisku) Tzw. synteza to zamiana już sprawdzonego opisu tekstowego na sprzęt.
Dnia 06-06-2006 o 12:42:37 Marcin snipped-for-privacy@poczta.fm napisał:
Nie. Kompilacja źródeł dla sprawdzenia poprawności nie gwarantuje syntezowalności modelu. Model będzie poprawny ale tylko do symulacji. Synteza to przetworzenie modelu na postać strukturalną złożoną z podstawowych elementów logicznych- bramek, przerzutników itd realizującą funkcjonalność opisaną przez model. O ile mi wiadomo ponad połowa konstrukcji językowych veriloga nie jest przenoszona przez narzędzia do syntezy które zgłaszają błąd lub ignorują jeśli napotkają w kodzie takie konstrukcje.
Pzdr
Użytkownik "Phoenix" snipped-for-privacy@wiadomo.po.co.to.jest.wppl> napisał w wiadomości news: snipped-for-privacy@aakf216.neoplus.adsl.tpnet.pl...
poprawno?ci?
Przepraszam za te krzaki, cos mam zle ustawione.
ale w dol to liczyc nie bedzie;
JA
ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.