LVDS miedzy fpga altery

tak, glwonie pomiedzy ADC oraz SERDES, czesto ponad 200Mhz chodzi bez problemo, duzo latwiejsze niz LVPECL i zre mniej pradu.

eno, jest kilka not aplikacyjnych na steronie Altery, ktore wszystko wyjasniaja jest cala masa na necie, szczegolnie noty Nationala oraz Pericom

np tutaj masz cala ksiege o LVDS, w 5 czesciach

moze slepy jestem ... mnie chodzi o polaczenie dwoch stratix2 miedzy soba;

JA

jest nota o implementowaniu SER/DES w FPGA... i chyba wiecej Ci nei potrzeba?

nie znalazlem dokumentu pt. 'mamy 2 fpga i laczymy je ze soba'

zrobilem serial, deserial, przesymulowalem serial i jego wyjscia skopiowalem jako wejscia do deserial - i wyglada kiepsko; moze za krotko czytalem manual i noty;

JA

a dokladnie jaki problem masz? w czym symulowales? funkcjonalnie czy z timingami?

Greg:

chyba juz nie mam, kolega zza sciany juz to testowal w hardware, tyle, ze jest teraz na urlopie;

timing, symulator quartusa;

dzieki za zainteresowanie i odzew;

JA