> Stratix nie podejrzewalem ani przez chwile, to sa naprawde niezle
> > fpga, a jedynie to, ze w helpie jest napisane odwrotnie, niz jest,
> > zdaza sie ... :)
W dokumentacji do serii Cyclone jest napisane tak samo o 'locked'...
> Raczej nie podejrzewalbym tu bledu.
przypomnialem sobie wlasnie, ze od czasu do czasu trzeba wlozyc papierek pod przykrywke podstawki; fucik ... z papierkiem mam sygnal LOCKED jak trzeba, wysoko; teraz zostaje mi wykazac, ze jak nie dziala, to LOCKED jest LOW; albo odwrotnie;
inna sprawa, ze w tym kontrolerze pamieci ddr synchronizacja fazy clock_in i clock_out nie jest do niczego potrzebna, calosc dziala wylacznie na zegarach produkowanych przez pll, krytyczne sa przesuniecia fazowe miedzy zegarami wychodzacymi z pll, one maja 133MHz, a ze jest to 'double data rate' to faktyczna czestotliwosc jest 266, juz 1ns w ta czy w tamta robi roznice;
widze ;) juz sie nauczylem, ze nalezy 'z dystansem' podchodzic do specyfikacji czy manuali, ale jednak blad po stronie znanych, powaznych firm to najmniej prawdopodobna opcja, najpierw sprawdz u siebie; no chyba, ze chodzi o Microsoft ;)
jak napisalem: "testuje ddr-ram controller od altery", to znaczy IP altery; testuje ten sterownik zanim zdecydujemy sie kupic, jest do sciagniecia na stronie altery; wiekszosc kodu sterownika jest jawna, zakodowana jest maly kawalek sterujacy, z dolaczonego manuala mozna sie sporo dowiedziec/nauczyc; ten kontroler ma pracowac z memory module, takim jak masz w PC, 512 KB; jakie tam sa kostki moge popatrzec jutro w robocie;
no wlasnie - sdram, czy ddr-ram ? roznica dosc zasadnicza;
Cyclone znam jedynie ze slyszenia :); tzn. czytalem data sheet, my sie takimi malenstwami nie zajmujemy ... :) co to znaczy, ze masz 50MHz ? tak jest w specyfikacji, czy masz demo board z kwarcem 50MHz ? moim zdaniem, jesli to sdram, to i 150MHz powinno chodzic;
Cyclone ma podobnie jak Stratix przygotowane cele I/O do pracy z ddr ram i z tego co sie orientuje nie jest wiele wolniejsze, o ile w ogole, od Stratix; jesli bede w stanie, to oczywiscie podziele sie doswiadczeniem, ale to nie jest moj design, ja tylko testuje IP Altery;
dobre, nie slyszalem tego jeszcze; jakbym akurat pociagal piwo, mogloby byc niewesolo :)
wymien na 66 i sprobuj, potem na 100MHz ;
przy 50 MHz nie ma sie co wyrabiac;
72 stopnie z 20ns to 4ns, droga po sciezkach do pamieci - powiedzmy
2ns [uwzgledniajac opoznienie komorki I/O], od zbocza clock na pinie pamieci do przybycia danych na piny fpga pewnie bedzie ze 3-4ns, w sumie ok. 10ns, czyli dodatnie zbocze clock'a CPU trafia dokladnie w srodek okna waznych danych z pamieci; tyle ze przy 20ns jest to sztuka dla sztuki, jestem przekonany, ze bedzie rownie dobrze pracowac przy opoznieniu fazy 30 stopni jak i 90; jak dasz cos kolo 100MHz, to oczywiscie trzeba te faze dopasowac, jesli jest tak jak sie domyslam, pewnie 30 stopni byloby w sam raz;
te 72 stopnie moga tez wynikac z tego, ze adres i reszta do pamieci jest zatrzaskiwany clock'iem 0 dzieki czemu pamiec pracujaca z clock'iem 72 ma wystarczajacy setup time;
to powyzej to moje gdybanie oczywiscie, bo nie znam tego rozwiazania;
jesli juz, to wydaje mi sie, ze procesor ogranicza czestotliwosc, nie interface do sdram; ale to tylko moje wyczucie;
Wracając do problemów z PLL. Masz Stratixa - pewnie z jeden pll leży odłogiem i śpi. Spróbuj puścic zewnętrznego clocka przez wolny pll, a ten "interesujący" zasilić otrzymanym sygnałem. Ja tak raz robiłem (design przestawał działac przy dużych EMC i nie było innej rady - tak po prostu musiało być).
Jak sdram, to bez więszych problemów do Cyclona sie podłącza.
Na >100MHz dla Cyclona C8 to ciężko Niosa skompilować (mówię o Nios1, bo Nios2 jeszcze nie chciało mi sie instalować). Poza tym puścili - od czego pll?
Nie chce mi sie patrzec ile ma. A co do zapisu? Zinstatowac (kurka - jak to bedzie po polsku? dziedziczenie? chyba nie...) plla, ustawic parametry i wio :-)
w tej chwili wydaje sie, ze glowne zrodlo problemow to odksztalcajace sie kulki fpga pod naciskiem sprezynek podstawki, co daje w efekcie slaby kontakt, ale sam pomysl ciekawy; dzieki, zapamietam sobie;
od 4 do 8, zaleznie od wielkosci; APEX tez ma, Xilinx ma; chyba kazda 'szanujaca' sie fpga ma teraz pll;
tak calkiem, na 100% niezaleznie od fpga i narzedzia robiacego synteze chyba sie nie da, bo to modul specyficzny dla kazdego fpga, ale glowy za powyzsze nie dam;
ja robie to tak, ze mam w design 'black box', [wierze, ze pojecie 'black box' jest oczywiste] ktory implementuje ram, czy pll, a w quartus generuje odpowiednia architekture tegoz 'black box'; ostateczne kompilacja top level i place & route musi byc zrobiona quartus'em [czy odpowiednim narzedziem Xilinxa], ktory polaczy to, co jest produktem kompilacji Leonardo, Symplicity czy Synopsys z modulem ram czy pll wygenerowanym przez software Altery badz Xilinx;
sam nie wiem, czy to co napisalem powyzej jest zrozumiale, czy metne ... troche sie obawiam, ze metne; moge do-objasnic, jesli ktos ciekawy ;)
w innym watku [Xilinx + matryca TFT] jest link do kodu, ktory implementuje dual-port ram w sposob tak bardzo niezalezny od fpga vendor, jak tylko sobie potrafie wyobrazic, w verilogu, nie w vhdl, ale idea chyba jest zrozumiala, nawet bez znajomosci veriloga;
formatting link
przy okazji - fascynuje mnie pytanie, czemu do tej pory nie powstal jezyk zorientowany na synteze fpga czy asic, a wciaz bazuje sie na jezykach majacych za glowny cel modelowanie;
ja rozumiem to tak: na pin wejsciowy fpga wchodzi 'nieczysty' sygnal clock, czy to odbicia z powodu braku odpowiedniej terminacji, czy x-talks, czy zaklocenia e-m; pierwsza pll co prawda traci synchronizacje fazowa, ale wciaz produkuje, czy moze lepiej - odtwarza - 'czysty' clock wejsciowy, dzieki czemu druga pll w lancuchu nie ma juz problemow;
Opłaca sie podstawki używać? Nie lepiej to po prostu przylutowac? Podejrzewam zresztą że koszt podstawki jest porównywalny z ceną Stratixa :P BTW: Ile taka podstawka kosztuje?
ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here.
All logos and trade names are the property of their respective owners.