PLL i Stratix

No widzisz... magii nie ma tu ¿adnej :-)

Zrobi³e¶ co¶ w³asnego? Jakich ko¶ci pamiêci u¿ywasz? Ja mam w³a¶nie zabraæ siê za budowê nowej p³yty z prockiem nios II i szybkim sdramem... Przyk³adowy design Altery ma zegary 50MHz, ten dla sdram przesuniêty jest w fazie o 72' w stosunku do tego podawanego na procesor CPU a u nich kostk± pamiêci jest MT48LC4M32B2-7. Zastanawiam siê w³a¶nie czy to szczyt mo¿liwo¶ci, czy tylko oni poszli na ³atwiznê... Ale s±dz±c po tym, ¿e Ty uzywasz ddr 266 MHz to moze i ja siê skuszê na co¶ podobnego... Czy to musi byæ Stratix czy na Cyclone mi wyjdzie to samo? Pomóg³by¶ mi, pocz±tkuj±cemu zrobiæ to, co Tobie siê uda³o? :-)

"Pszemol":

widze ;) juz sie nauczylem, ze nalezy 'z dystansem' podchodzic do specyfikacji czy manuali, ale jednak blad po stronie znanych, powaznych firm to najmniej prawdopodobna opcja, najpierw sprawdz u siebie; no chyba, ze chodzi o Microsoft ;)

jak napisalem: "testuje ddr-ram controller od altery", to znaczy IP altery; testuje ten sterownik zanim zdecydujemy sie kupic, jest do sciagniecia na stronie altery; wiekszosc kodu sterownika jest jawna, zakodowana jest maly kawalek sterujacy, z dolaczonego manuala mozna sie sporo dowiedziec/nauczyc; ten kontroler ma pracowac z memory module, takim jak masz w PC, 512 KB; jakie tam sa kostki moge popatrzec jutro w robocie;

no wlasnie - sdram, czy ddr-ram ? roznica dosc zasadnicza;

Cyclone znam jedynie ze slyszenia :); tzn. czytalem data sheet, my sie takimi malenstwami nie zajmujemy ... :) co to znaczy, ze masz 50MHz ? tak jest w specyfikacji, czy masz demo board z kwarcem 50MHz ? moim zdaniem, jesli to sdram, to i 150MHz powinno chodzic;

Cyclone ma podobnie jak Stratix przygotowane cele I/O do pracy z ddr ram i z tego co sie orientuje nie jest wiele wolniejsze, o ile w ogole, od Stratix; jesli bede w stanie, to oczywiscie podziele sie doswiadczeniem, ale to nie jest moj design, ja tylko testuje IP Altery;

JA

Jak to mówia: "The day Microsoft makes something that doesn't suck, is probably the day they start making vacuum cleaners ..." :-))

Nie, dzieki - pokielbasilo mi sie... mi chodzi o sdram.

Mam demo board z kwarcem 50MHz.

No nie wiem - i teraz juz wydziwiaja z jakims przesuwaniem fazy zegara dla sdram o 72 stopnie na PLL aby sie to wszystko wyrobilo... A kostka MT48LC4M32B2 pracuje zdaje sie w trybie PC100 max.

ok, rozumiem, dzieki. Ja chyba az takiego demona szybkosci nie bede potrzebowal - pewnie MT48LC4M32B2 mi wystarczy. Ciekawi mnie tylko dlaczego nie puscili tej pamieci i CPU na pelne 100 czy wiecej MHz... czyzby cos sie nie wyrabialo? Demo plyta ma kwarca 50MHz.

"Pszemol":

dobre, nie slyszalem tego jeszcze; jakbym akurat pociagal piwo, mogloby byc niewesolo :)

wymien na 66 i sprobuj, potem na 100MHz ;

przy 50 MHz nie ma sie co wyrabiac;

te 72 stopnie moga tez wynikac z tego, ze adres i reszta do pamieci jest zatrzaskiwany clock'iem 0 dzieki czemu pamiec pracujaca z clock'iem 72 ma wystarczajacy setup time;

to powyzej to moje gdybanie oczywiscie, bo nie znam tego rozwiazania;

jesli juz, to wydaje mi sie, ze procesor ogranicza czestotliwosc, nie interface do sdram; ale to tylko moje wyczucie;

JA

Wracając do problemów z PLL. Masz Stratixa - pewnie z jeden pll leży odłogiem i śpi. Spróbuj puścic zewnętrznego clocka przez wolny pll, a ten "interesujący" zasilić otrzymanym sygnałem. Ja tak raz robiłem (design przestawał działac przy dużych EMC i nie było innej rady - tak po prostu musiało być).

Jak sdram, to bez więszych problemów do Cyclona sie podłącza.

Na >100MHz dla Cyclona C8 to ciężko Niosa skompilować (mówię o Nios1, bo Nios2 jeszcze nie chciało mi sie instalować). Poza tym puścili - od czego pll?

Stratix ma wbudowane PLL ?

No to wracamy do problemu - jak zapisac w VHDL zeby z niego skorzystal ? :-)

J.

Nie chce mi sie patrzec ile ma. A co do zapisu? Zinstatowac (kurka - jak to bedzie po polsku? dziedziczenie? chyba nie...) plla, ustawic parametry i wio :-)

Popróbujê...

???

Obie wersje maj± - i Cyclone i Stratix s± "mixed signal"...

Wcieliæ? Uciele¶niæ? Urzeczywistniæ? :-)) "Instance" obiektu to nie dziedziczenie klasy, to rzeczywisty i namacalny obiekt danej klasy.

"jerry1111":

nawet 6;

w tej chwili wydaje sie, ze glowne zrodlo problemow to odksztalcajace sie kulki fpga pod naciskiem sprezynek podstawki, co daje w efekcie slaby kontakt, ale sam pomysl ciekawy; dzieki, zapamietam sobie;

JA\

"J.F.":

od 4 do 8, zaleznie od wielkosci; APEX tez ma, Xilinx ma; chyba kazda 'szanujaca' sie fpga ma teraz pll;

tak calkiem, na 100% niezaleznie od fpga i narzedzia robiacego synteze chyba sie nie da, bo to modul specyficzny dla kazdego fpga, ale glowy za powyzsze nie dam;

ja robie to tak, ze mam w design 'black box', [wierze, ze pojecie 'black box' jest oczywiste] ktory implementuje ram, czy pll, a w quartus generuje odpowiednia architekture tegoz 'black box'; ostateczne kompilacja top level i place & route musi byc zrobiona quartus'em [czy odpowiednim narzedziem Xilinxa], ktory polaczy to, co jest produktem kompilacji Leonardo, Symplicity czy Synopsys z modulem ram czy pll wygenerowanym przez software Altery badz Xilinx;

sam nie wiem, czy to co napisalem powyzej jest zrozumiale, czy metne ... troche sie obawiam, ze metne; moge do-objasnic, jesli ktos ciekawy ;)

w innym watku [Xilinx + matryca TFT] jest link do kodu, ktory implementuje dual-port ram w sposob tak bardzo niezalezny od fpga vendor, jak tylko sobie potrafie wyobrazic, w verilogu, nie w vhdl, ale idea chyba jest zrozumiala, nawet bez znajomosci veriloga;

JA

Pomysl byc moze ciekawy, ale ja nie bardzo rozumiem co mialoby to poprawic... Czy goly pll "zatrzaskuje" sie latwiej niz taki z dzielnikami? Bo jezeli nie ma róznicy, i jeden dziala niestabilnie, to co mialaby dac kaskada? Drugi dostalby na wejscie niesynchronizowane wyjscie VCO pierwszego, czyli dalej klapa i na dodatek "lock" drugiego wprowadzaloby w blad... Wytlumaczcie mi ten pomysl :-)

"Pszemol":

ja rozumiem to tak: na pin wejsciowy fpga wchodzi 'nieczysty' sygnal clock, czy to odbicia z powodu braku odpowiedniej terminacji, czy x-talks, czy zaklocenia e-m; pierwsza pll co prawda traci synchronizacje fazowa, ale wciaz produkuje, czy moze lepiej - odtwarza - 'czysty' clock wejsciowy, dzieki czemu druga pll w lancuchu nie ma juz problemow;

JA

Moze ja tu czegos nie rozumiem, ale jesli nie ma synchro to równie dobrze moze sobie biegac sam VCO. Jaki jest w ogóle sens stosowania wtedy PLL ?

Opłaca sie podstawki używać? Nie lepiej to po prostu przylutowac? Podejrzewam zresztą że koszt podstawki jest porównywalny z ceną Stratixa :P BTW: Ile taka podstawka kosztuje?

Mi ten pomysł d**e uratował w pewnym momencie :-)

Kurka - nie wiem "co poeta mial na mysli" :-(

Mo¿e chodzi³o Ci, abym sam poeksperymentowa³ dodaj±c mno¿niki do PLL ? :-)

Pisales ze zrobili design tylko na 50MHz. Mi _chyba_ chodzilo o to, ze mozesz sobie zwiekszyc f_clk :-)