Dnia Wed, 14 Feb 2018 18:14:43 +0100, Sebastian Biały napisał(a):
To sie musialo cos zmienic, albo po prostu jakies drobiazgi robisz.
Bo tak mi sie wydaje, ze zleceniodawca wojskowy to np helikopter chce, taki do wszystkiego :-)
Polecam tez film "Pentagon Wars", chyba nawet na YT jest.
J.
A więc ja nie o tych detalistach.
Zleceniodawca nie przychodzi to firmy EDA po helikopter. Przychodzi po moduł sterowania radarem fazowym. Zazwyczaj z bardzo precyzyjna specyfikacją i wymogami jakie musi spełnic producent aby udowodnić że wykonał produkt.
Tak swoją drogą mam jeszcze jedno pytanie. Jak w CPLD albo FPGA jest rozwiązane korzystanie z pinów I/O? Są one zgrupowane w jakieś porty? Istnieją jakieś ograniczenia, które przypominałyby np. korzystanie z wyjść peryferiów MCU, które są przypisane do określonego pinu (albo ewentualnie można sobie wybrać jeden z kilku pinów alternatywnych)? Czy też panuje tutaj pełna dowolność i na etapie projektowanie płytki mogę sobie poprowadzić najprostsze ścieżki, potem definiując połączenia w kodzie?
W dniu 22.02.2018 o 12:16, Atlantis pisze:
Tak na szybko z pamięci, w FPGA Xilinx-a piny są grupowane w bloki, które mają oddzielne wejście zasilania VDD. Daje to możliwość pracy z peryferiami pracującymi w różnych standardach napięciowych np. 3.3V,
2.5V, 1.8V Piny należące do jednego bloku I/O będą pracowały w jednym standardzie. Następna sprawa to wejścia/wyjścia różnicowe. Piny są przypisane są parami.
Jeśli projekt nie jest bardzo duży, i mostka nie musi mieć logo Xilinxa/Altery, to dla ice40 Lattice jest otwarty toolchain icestorm.
Jacek.
Czyli rozumiem, że jeśli nie stosuję wejść/wyjść różnicowych i wszystko pracuje u mnie na jednym poziomie napięcia, to mogę stosować dowolne piny?
O ile nie szalejesz z częstotliwością taktowania na pograniczu czasów propagacji, to w Twoim przypadku masz dowolność.
ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.