Mostek H, na mosfet-ach

Użyć nMOSFETów i driverów z gwarantowanym deadtime? Tylko, jesli potrzebujesz sterowania "stałopradowego" a nie PWM, to będziesz musiał dorobić zasilanie dla drivera hi-side...

Kolega chce u¿yæ tranzystor typu P, czyli je¶li ma to byæ na niskie napiêcie to nie ma ¿adnego problemu. Nie ka¿dy H-mostek jest do UPS-a. Zasada jest taka, ¿e najpierw wy³±czamy przewodz±ce tranzystory, a potem (zale¿y od szybko¶ci ich wy³±czania) za³±czamy odwrotn± konfiguracjê.

RoMan Mandziejewicz napisał(a):

Chciałem uniknąć układów scalonych. Wpadło mi do głowy aby dodać kolejny tranzystor który w momencie przełączania będzie odcinał zasilanie całego mostka ale nie wiem czy to dobry pomysł - na S i D mogą wtedy wystąpić bliżej nieokreślone napięcia.

Pozdrawiam MD

Bogdan Gutknecht napisał(a):

(...)

Wiem o tym tylko bez jakiegoś wyspecjalizowanego sterownika albo uC tego prosto nie zrobię, a może jednak?

Prądy na mostku mogą dochodzić do 15A.

Pozdrawiam MD

Z³y pomys³ - przy obci±¿eniu indukcyjnym bêdzie BUM.

Bogdan Gutknecht schrieb:

A takie gotowe mostki fajnie "bumują". Nam kiedyś zdewastował pół stołu.

Waldek

U¿ytkownik "Waldemar" snipped-for-privacy@zedat.fu-berlin.de> napisa³ w wiadomo¶ci news: snipped-for-privacy@mid.uni-berlin.de...

Tutaj rozwali³by siê tranzystor, nie mostek. Niestety bez BUM-a. Ale masz racjê - dobra bateria i dwa jednocze¶nie za³±czone MOSFET-y to jest niez³e.

Bogdan Gutknecht napisał(a):

Chyba jednak najlepszym rozwiązaniem będzie wsadzenie jakiegoś uC, a myślałem że jakoś prościej się uda :(.

Pozdrawiam MD

Mo¿esz pokazaæ Twój stopieñ steruj±cy MOSFETami? - co masz do tej pory opracowane. Mo¿e uda siê dorobiæ do tego uk³ady opó¼niaj±ce (deadtime) na diodach i kondensatorach.

Roman

Roman napisał(a):

No więc tak: obecnie jakiego takiego opracowania to nie mam, jestem w fazie projektowania i przewidywania ew. problemów. Założenia są ogólnie take:

Pomysł był mniej więcej taki:

To co jeszcze zauważyłem to to że musze jakoś ograniczyć napięcia Vgs

Za wszystkie porady z góry dziękuje

Pozdrawiam MD

Normalnie - sterowanie gory i dolu w jednej galezi to nie moze byc prosty sygnal w przeciwfazie, trzeba dac stosowne przerwy miedzy impulsami sterujacymi. KOmplikuje to budowe sterownika ale na szczescie po stronie prostej cyfrowki, jeszcze przed stopniami sterujacymi bramkami mostka.

Dariusz K. Ladziak napisał(a):

No właśnie komplikuje ;) Jak jest zrobione wyjście układu CMOS że tam nie występują takie efekty?

Pozdrawiam MD

U¿ytkownik "Maksymilian Dutka" snipped-for-privacy@usunpoczta.onet.pl> napisa³ w wiadomo¶ci news:ejjp2g$d4$ snipped-for-privacy@atlantis.news.tpi.pl...

Ale¿ wystêpuj±. Najzwyklejszy CMOS przy pracy statycznej nie pobiera prawie wcale pr±du, ale ju¿ przy paruset kHz pobiera - i to wcale niema³o.

Ja opó¼nienia robi³em w ten sposób: 2 transoptory (sterowanie z procka), dalej 4 uk³ady opó¼niaj±ce (dioda + kondensator + rezystor) i CD4069 (4 x EXOR), gdzie 2 bramki pracowa³y jako negacja, drugie 2 bez negacji.

Pzdr,

Maciek Wywrocki

Zapewne czêstotliwo¶ci kluczowania nie bed± du¿e (impulsy nie mniej ni¿ kilkudziesiêcio mikrosekundowe), wiêc mo¿na by zastosowaæ popularne transoptory do w³±czeñ MOSFETów. Uk³ad kontroli pr±du te¿ siê da zrobiæ na wzór stosowany w scalonych sterownikach step-motorów.

Roman

Maciej Wywrocki napisał(a):

Mógłbyś to namalować? :)

Pozdrawiam MD

U¿ytkownik "Maksymilian Dutka" snipped-for-privacy@usunpoczta.onet.pl> napisa³ w wiadomo¶ci news:ejjsrj$eib$ snipped-for-privacy@atlantis.news.tpi.pl...

Niestety, nie teraz :). W ¿o³onierskich s³owach:

- transoptory A i B- wiadomo - izolacja; przenosza dwa sygnaly z uC zalaczajace 2 pary tranzystorow (tranzystory w 1 parze po przekatnej mostka !...)

- 4 bramki EXOR wykorzystane w ten sposób, ¿e na ich wyjsciach otrzymujemy odpowiednio sygnaly A, A_neg, B, B,neg; drugie wejscie kazdej bramki odpowiednio do VCC (wprowdzamy negacje) lub GND (nie wprowadzamy negacji)

- na wyjsciach bramek 4 uklady opozniajace D+R+C; gdzie R w szereg z wyjsciem bramki, C za R do masy, dioda rownolegle do R katoda w strone wyjscia bramki (zapewnia szybkie rozladowanie C)

Pzdr,

Maciek Wywrocki

Występują. Ale Rdson tamtych tranzystorów jest na tyle wysoka, że prądy są niezbyt duże.

No to ci odpowiem jako technolog przyrzadow polprzewodnikowych, konstruktor ukladow scalonych ktory osobiscie mial okazje projektowac bufor wyjsciowy z zabezpieczeniem przed szpila pradu w momencie przelaczania a i rowniez analtyk konstrukcji ukladow scalonych ktory pare tuzinow ukladow widzial, z pol setki patentow przeanalizowal (a tak mniej wiecej co piaty patent tego wlasnie zagadnienia dotyczy - widac to staly bol wszystkich konstruktorow ukladow scalonych...):

Metody sa dwie. Pierwsza to stosowne dobranie ch-k tranzystorow PMOS i NMOS tak zeby pojedynczy inwerter musial miec przejscie przez stan wysokiej impedancji - jesli napiecie zasilania minus napiecie odciecia tranzystora PMOS ma wartosc wyzsza niz napiecie odciecia tranzystora NMOS to uklad taki nie wykazuje istotnego wzrostu pradu w momencie zmiany stanu (czasem wrecz wykazuje spadek pradu). Wada jest wyrazne spowolnienie dzialania tak zaprojektowanego ukladu. Druga metoda polega na pogodzeniu sie z tym zjawiskiem w przypadku wiekszosci elementow logicznych rdzenia ukladu - male sa, przelaczaja sie w roznych momentach - niech sobie ciagna. Ochrona przed tym efektem obejmuje sie wowczas w zasadzie wszystkie bufory wyjsciowe (bo z definicji duze sa) i niekiedy co wieksze inwertery wewnatrz rdzenia ukladu. A metoda tej ochrony - oczywiscie stosowne rozsuniecie impulsow sterujacych tranzystorami PMOS i NMOS w czasie.