1. Home
  2. Electronics (Polish)
  3. eksperymenty z quartusem

eksperymenty z quartusem

skoro zeszlismy z tematu, to moze nowy watek, w nadziei, ze ktos sie dolaczy :)

"jerry1111":

> ostatnio coraz czesciej mam potrzebe zmienic jakis drobiazg >> i usiluje to zrobic za pomoca 'chip editor', ale z marnym >> skutkiem, jedyne co mi sie naprawde udaje to zmiana parametrow >> pll, moze ktos ma jakies wieksze doswiadczenia i chcialby sie >> nimi podzielic ? > Taaa... recznie cos zmieniac w srodku zajetego w 80% EP1C6. Powodzenia ;-)

nie mam zamiaru poprawiac recznie projektu, ale wlasnie o to chodzi, ze mam stratix2 zajety w 80% i kazda glupia zmiana wymaga rekompilacji, a to oznacza kilka godzin czekania na wynik; czasem wychodzi taka bzdura, jak reset podpiety nie na ten pin co trzeba, czy odwrotna polaryzacja sygnalu; czasem bardzo by sie przydalo 'wyciagniecie' kilku sygnalow ze srodka na zewnetrzne nozki, by zrozumiec czemu zle sie dzieje; takie sytuacje teoretycznie w sam raz pasuja, by je poprawic w chip edytorze;

Ja od pewnego czasu staram sie znalezc czas ;-) , zeby opanowac do > perfekcji LogicLock - coby nie przekompilowywac za kazdym razem calego > ukladu.

i jakie efekty ? swego czasu myslalem, ze 'za-lock-owanie' kawalka logiki i back annotate tegoz przyspieszy kompilacje, ale moje doswiadczenia z logiclock sa negatywne;

Jerry

JA

Reply to
J.A
Loading thread data ...

Ano moze ;-)

Po to wlasnie logic-lock. Zeby Quartus 'modulowo' pamietal rozklad bramek w obrebie jednego bloku. Wtedy powinno byc szybciej.

Tak, ale trza na propagacje uwazac. Ja czesto pracuje z malym marginesem (90-95%) Fmax i takie cos moze byc troche ryzykowne. Z drugiej strony mam wrazenie, jakby modele czasowe Altery byly same w sobie z dosc duzym marginesem robione (wiem - to kombinacja temperatury i napiecia)

Czas... glownie brak czasu. Ale niedlugo bedzie projekt, gdzie naprawde sie zajme logic-lock. Poza tym zalozenie tego locka jest takie, ze ma nam robic maksymalnie szybki uklad, a nie maksymalnie szybko uklad ;-)

Tak samo mozna podac numer od ktorego ma zaczac kompilacje (podejrzewam ze jakos on inicjuje generator pseudolosowy do pierwszego rozmieszczenia elementow) i przyspieszalo mi to czas kompilacji o jakies 25% szczegolnie gdy pracowalem na granicy czestotliwosci kostki. Chyba zaczynal od bardziej "szczesliwego" rozmieszczenia elementow. W zasadzie ta wlasnie opcja byla przeze mnie (i dalej jest) najwiecej wykorzystywana.

Reply to
jerry1111

"jerry1111" :

potwornie mnie w robocie przycisnelo, nie ma kiedy odpisywac;

raczej nie, jak widac :(

probowalem, ale wynik negatywny;

coz ... moje doswiadczenia sa takie, ze niezla idea logiclock jak na razie jest przez altere totalnie schrzaniona; moze w wersii quartus5.1 ? jesli masz zrobic uklad max. szybki to klucz jest w kodzie vhdl czy verilog, nie w logiclock; mozna nieco poprawic maksymalna czestotliwosc roznymi sztuczkami, ale logiclock racej do nich nie nalezy;

seed jak sie domyslam;

dokladnie o to chodzi, o pierwotne ulozenie elementow, od ktorego zaczyna sie optymalizacja;

JA

Reply to
J.A

ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.