Czy to możliwe? Generatorek, fragment opisu:
Square wave TTL output, 0/5V open circuit, 0/2.5V into 50 Ohms load Main frequency range: 0.09 HZ to 1.56 MHZ Main frequency step size: 0.09 HZ Main frequency stability: 15 ppm (.0015%), crystal driven Main frequency sampling rate: 50 MHZ Main frequency rise/fall time: < 10 ns (nano seconds) Main frequency duty cycle range: 3.1% to 96.9% in 3.1% steps Main frequency phase jitter: < 10ns p-p ... tu trochę na temat 2. kanału "gating frequency" i
29 bit DDS technologyPo wstępnym zapoznaniu DDSa i lekturze archiwum grupy dedukuję: max f=1.56MHz (50MHz/32) i duty step 3.1% (100%/32) mogą świadczyć o układzie będącym ekwiwalentem DDS z 32 "próbkami" prostokąta. Przy czym zamiast pamięci może być np. programowany 5-bit komparator zapewniający regulację wypełnienia.
50MHz/2^29=0.093Hz - krok, też by się zgadzałAle jak wyciągnął 10ns jitteru przy zachowaniu reg. wypełnienia? Zamiast komparatora cyfrowego można klasycznie próbki sinusa z pamięci (lub przekodować adresy) -> C/A -> filtr -> komparator.
- Czy w taki sposób da się zjechać z jitterem z 200ns(50MHz) na 10ns?
- Ale co wtedy z regulacją wypełnienia?
Mam informację, że do budowy użyto m.in. procesorka atmega i XC9572XL. (Procesor odbiera z PC komendy po RS a do xilinxa pewnie upchnięto DDS: liczniki i reszta).
Może ktoś znający AD985x _zmierzył_ i coś powie nt. jitteru lub widma (interesuje mnie użyteczny prostokąt).