Generatorek 800Mhz

cala masa, przejrzyj strony crystek'a, minicircuits czy farnella zdefiniuj do czego to ma byc? cyfrowka czy radio? jakie wyjscie? np lvpecl, lvds, ecl?

dzieki za odpowiedz,ma to byc do sterowania przetwornika CA,wystarczy wyjscie z amplituda 200mV,chodzi tylko o to zeby mial jakas PLL,bo same VCO jest bardzo niestabilne

seba

do³±czê do pytania, mo¿e gdzie¶ kupiæ taki generatorek w detalu oczywi¶cie?

to jeszcze podaj wymagania na jitter lub napisz jakie ma byc pasmo i rozdzielczosc bo sie moze okazac ze przy np 100MHz pasma i 14 bit DAC, przy danym VCO osiagniesz raptem 7 bit efektywnych i 7 bit szumow:) a z generatorami o jitterze ponizej 1ps, ktore sa wymagane przy takim przetwarzaniu, wcale latwo nie jest.

znajomy podpial sobie ADC 210MHz doPLL FPGA i sie dziwi czemu mu na 7 bitach szumi <lol>

okazalo sie ze PLL mial 300ps jitteru RMS, co powodowalo ze przy sygnale o f rzedu 150MHz ADC zamaist 12 bitow mial 5

generatory do ADC i DACow o jitterze < 1ps rms kupowalem w Mouserze. nie mieli wymaganych czestotliwosci, wiec musialem sie zadowolic 212.5MHz zamaist 210, ADC nawet nie zauwazyl roznicy:) nie wiem skad wsrod kostrukcji, nawet wydawaloby sie profesjonalnych, jest takie neidbalstwo o jitter zegara widzialem keidys reference design gdzie 16 bit, 125MHz ADC byl pedzony przez PLL... przeciez z tego jego 16bit przy czestotliwosci sygnalu juz nawet kilkadziesiat MHz zostanie raptem kilak botow..reszta to szum przeciez te sprawy to nie jest zadna czarna magia, 1 rysunek wystarczy zeby nakreslic problem.

Probkowanie przetwornika to nawet 1.2GHz,mi wystarczy 800MHz,rozdzielczosc 8 bitow,pasmo 400MHz

Powiedz co to jest dokladnie ten jitter,bo wiele slyszalem ale nie potrafie powiazac tego z efektywna rozdzielczoscia przetwornika

seba

No bo teraz specjalnie siê taki du¿y jitter robi, ¿eby rozproszyæ widmo zak³óceñ EM ;-)

pzdr mk

ale nie w przetwarzaniu sygnalow

a jak zbudujesz filtr antyalasingowy na te 400MHz jesli przy 800MHz chcesz spelnic warunek Nyquista? dla mnie niewykonalne. nie wyciagniesz wiecej niz kilka ENOB ze wzgledu na aliasing dla 1.2GHz masz jeszcze jakis odstep, chociaz tez nie za duzy, zeby zmiescic w to filtr dolnoprzepustowy o sensownym rzedzie. chyba ze chcesz robic probkowanie sygnalu waskopasmowego.

policzmy SNRadc = 1/2*pi*f*sigma gdzie sigma to jitter, f - pasmo, 8bit ADC ma SNR rzedu 50dB zatem jitter musi byc tak na oko mneijszy niz 1ps I jest to jitter widziany na zaciskach zegara ADC, czyli oscylator i uklad dystrybycji zegara musza miec duuuzo mniejszy. zobaczmy co sie stane igdy uzyjesz popularnego oscylatora z jiterem np 20ps wtedy przy 400MHz SNR wyniesie 20dB, czyli zamaist 8 bit ADC bedziesz mial raptem 3 bity efektywne..reszta to szum.