Czy można zrealizować prosty algorytm PID w prostym CPLD np:XC9572

Uzycie CPLD/FPGA moze nie byc takie glupie - jest mniejsza szansa ze zgubi impulsy, wiec przynajmniej dekoder i licznik bym tam wsadzil.

J.

Aha, ta ;-) Zwlaszcza jak nie odkloci zboczy i wsadzi je na licznik rewersyjny jako asynchroniczne do zegara ;-) Zwlaszcza te drugie powoduje ciekawe efekty uboczne.

Bo to jakis zly projekt jest :-)

J.

A jakie są przeciwskazania do podłączenia tego sygnału jako zegarowy?? Popularne CPLD mają raczej minimum 3 linie zegarowe, można coś przeznaczyć na wejście z enkodera ;)... oczywiście odkłócić trzeba, ale problem z asynchronicznością względem zegara odpada...

Pozdrawiam Konop

Tylko po co? Bedziesz i tak musial przejsc do domeny zegarowej ukladu, wiec zegar lokalny dla enkodera nie ma sensu. Z enkodera masz 2 asynchroniczne sygnaly, z nich generujesz + i -, ktore dalej sa asynchroniczne. W ktoryms miejscu przechodzisz do doemny zegarowej ukladu - jak nie wiesz jak to zrobic, to sie beda dzialy cuda.

Najlepiej dac na kazdy pin po 2 DFFy szeregowo zaraz na pinach - wtedy cala reszta jest synchroniczna.

Nie no, o problemie słyszałem, o radzeniu sobie z nim - niby także... choć w praktyce jeszcze nie przerabiałem ;P... zapomniałem o tym, że później i tak trzeba zmienić domenę zegara i dlatego kombinowałem "jak to obejść" ;)...

Pozdrawiam Konop