Ist hier jemand, der sich mit dem Einbau eines Microblaze Prozessors in ein FPGA Design auskennt? Ich programmiere seit Jahren schon Xilinx FPGAs. Jetzt wollte ich mich einmal an einem einfachen Beispiel versuchen, komme aber mit der folgenden Fehlermeldung nicht weiter: ERROR:Data2MEM:47 - Not all BitLanes in ADDRESS_SPACE 'microblaze_0.xps_bram_if_cntlr_0_block_combined' have BMM location constraints.
Ich zitiere: The associated BRAM with the error message was trimmed in MAP. Looking at the EDK design, AXI_BRAM_CTRL and BRAM Block are connected with only A port. That means "single port" usage. However, the parameter "C_SINGLE_PORT_BRAM" was not set. When "C_SINGLE_PORT_BRAM = 0", the AXI_BRAM_CTRL is configured as "dual port". Then, A port is write port and B port is read port. In this case, the customer didn't connect B port. So, BRAM is write only and the write data never be read. As a result, the BRAM was trimmed in MAP.
Trysetting "C_SINGLE_PORT_BRAM = 1"
Nur, an welcher Stelle muss ich das setzen? Offensichtlich muss der Map-Prozess diese Info haben. Aber bei den Properties gibt es die Einstellung nicht. Und im UCF-File kann ich das auch nicht so eintragen.
Ich benutze die letzte ISE Version 14.7. Mein Ziel ist ein Spartan 6
Mathias