CPLD bestimmen

Du musst es nicht so machen, aber wenn Du keine Erfahrung hast, dann rate ich Dir trotzdem erst zur vollständigen Definition der Logik.

Später kann man dann mit etwas Erfahrung die Größe abschätzen und etwas Reserve lassen.

Gruß Oliver

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Oliver Bartels + Erding, Germany + obartels@bartels.de
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bei xilinx.com gibts kostenlos Software Web-Pack schrieb im Newsbeitrag news: snipped-for-privacy@g49g2000cwa.googlegroups.com... Hallo,

ich möchte einige Funktionen einer Schaltung in einen CPLD auslagern. Nun finde ich in den CPLD-Datenblätter Angaben über die Anzahl der Makrozellen, die Anzahl der verfügbaren Gates, die Anschlusspins,... Aber wie stelle ich fest was ich für eine Größe benötige?

Muss ich dazu die logischen Verknüpfungen erstmal "programmieren" und mir dann anschauen was der Editor für eine Bausteingröße verlangt oder geht das anders/einfacher? Welche Editoren verwendet Ihr denn so um VHDL zu schreiben?

Mit dem Thema programmierbare Logik hab ich noch nicht soviel Ahnung :-/

Danke,

Thomas

Ok, danke.

Nun h=E4tte ich aber noch eine Frage zu dem Web-Pack von Xilinx. Auf denen ihrer Seite findet man einen JTAG-Programmieradapter f=FCr den Parallelport. Nun besitze ich einen JTAG ICE Adapter von Atmel.....ist es m=F6glich diesen auch zu verwenden? Hat das schonmal jemand versucht?

Thomas

Den kann man nicht mit impact (programmer im webpack) zusammen verwenden, aber impact kann SVF-Dateien erzeugen, falls das der JTAG-ICE unterstuetzt, koennte es auf diesem Wege gehen.

cu,

Steffen

Hallo,

Ich hab letztens diesen hier nachgebaut:

Das is im Prinzip der von der Xilinx Seite, hat aber noch Pegelwandler drauf und is vielleicht zukunfstssicherer und liefert bessere Pegel al LPT Port. Das Teil is dann Äquivalent zu nem Parallel III Kabel.

Michael

ich möchte einige Funktionen einer Schaltung in einen CPLD auslagern. Nun finde ich in den CPLD-Datenblätter Angaben über die Anzahl der Makrozellen, die Anzahl der verfügbaren Gates, die Anschlusspins,... Aber wie stelle ich fest was ich für eine Größe benötige?

Muss ich dazu die logischen Verknüpfungen erstmal "programmieren" und mir dann anschauen was der Editor für eine Bausteingröße verlangt oder geht das anders/einfacher?

Erklär doch mal, was du da so rein bringen möchtest. Dann kann man abschätzen wieviele Macrozellen du brauchst, oder ob es eventuell auch mit einem Microcontroller zu machen ist (grins):

oder gar ein FPGA braucht.

Welche Editoren verwendet Ihr denn so um VHDL zu schreiben?

Webpack oder Quartus II oder Ultraedit.

MIKE

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www.oho-elektronik.de
OHO-Elektronik
Michael Randelzhofer
FPGA und CPLD Mini Module
Klein aber oho !

Hi,

account snipped-for-privacy@gmx.de schrieb:

Am sichersten ist es nach Synthese und Layout auf die Zahl zu schauen ;). Wenn du ohne Erfahrung mit =E4hnlichen Designs eine Absch=E4tzung machen willst, musst du dir eben sehr gut =FCberlegen, was du wohl an Grundgattern brauchen wirst. M=F6glicherweise sind die FF das Limit, also die Zahl aller ben=F6tigen Register absch=E4tzen, dann =FCberlegen, ob du irgendwas besonderes brauchst, das die Resourcen =FCber Geb=FChr strapaziert (z.B. breite Addierer mit hoher Geschwindigkeit,...). Vor der Bausteinauswahl besser Daumenbreite in cm aufmultiplizieren, einen Baustein zu 10% benutzen kostet nur Geld, einen Baustein zu 110% benutzen evtl das Design.

MIt dem Ansatz kann es immer noch passieren, dass du wegen ungeschicktem Code viel zuviel Platz ben=F6tigst. Evtl hilft auch bei Opencores nachzuschauen, ob dein Problem schonmal gel=F6st wurde, dort bekommst du manchmal auch Hinweise welche Gr=F6sse der Core in einem bestimmten FPGA/CPLD ben=F6tigt.

Emacs im VHDL-Mode.=20

bye Thomas