Bonjour,
j'ai un driver des port parall=E8le en verilog qui a =E9t=E9 g=E9n=E9r=E9 automatiquement par un outil de type "wizard". Voici le code g=E9n=E9r=E9:
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Le probl=E8me est qu'il faudrait que j'inverse les 16 premiers bits, c'est =E0 dire que les bits vont de 36 =E0 16 puis de 0 =E0 15 (parce que ces bits servent =E0 un bus de donn=E9es et qu'il est invers=E9, il faut donc que je fasse des rotations a chaque lecture/=E9criture en C ce qui cr=E9e une grosse perte de performances).
J'ai essay=E9 pas mal de modifs mais je n'y arrive pas, je connais tr=E8s mal le verilog et =E0 peine mieux le VHDL donc je fait appel =E0 vos lumi=E8res.
Merci.