Inverser les 16 premiers bits en verilog

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Bonjour,

j'ai un driver des port parallE8%le en verilog qui a E9%tE9% gE9%nE9%rE9%
automatiquement par un outil de type "wizard".
Voici le code gE9%nE9%rE9%: http://pastebin.com/f196e46c9

Le problE8%me est qu'il faudrait que j'inverse les 16 premiers bits,
c'est E0% dire que les bits vont de 36 E0% 16 puis de 0 E0% 15 (parce que
ces bits servent E0% un bus de donnE9%es et qu'il est inversE9%, il faut
donc que je fasse des rotations a chaque lecture/E9%criture en C ce qui
crE9%e une grosse perte de performances).

J'ai essayE9% pas mal de modifs mais je n'y arrive pas, je connais trE8%s
mal le verilog et E0% peine mieux le VHDL donc je fait appel E0% vos
lumiE8%res.

Merci.

Re: Inverser les 16 premiers bits en verilog

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Tu auras plus de feedback si tu t'adresses au bon groupe :

<comp.lang.verilog>
<comp.lang.vhdl>

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