Hvad er bedst PLL/divide

dele frekvensen til at få en højere frekvens??

en PLL er det rigtige hvor du har information i fasen, der kan du ikke bruge en deler...

uge

Hej Rasmus,

jeg fik skrevet det lidt kringlet, kan jeg godt se. Min ide var enten at bruge et krystal med en lav frekvens og s=E5 bruge en pll til at f=E5 de h=F8jere frekvenser. Eller ogs=E5 tage et krystal med den h=F8jeste frekvens og s=E5 dele det ned til de =F8nskede frekvenser. Er det ikke simplest at bruge en deler til den opgave?

/Mvh. Jonas

jo når du ikke har information i fase-komponenten af signalet er en neddeling en udemærket løsning... jeg vil anbefale dig at vælge et x-tal der ligger en del højere i frekvens... jo flere gange du deler jo bedre nøjagtighed opnår du...

med en PLL opnår du blot et mere "robust" system... du kan tage et kig på den goe gamle 4046... jeg mener faktisk at der findes en kompatibel, nyere udgave der skulle performe bedre... kan bare ikke lige huske hvad den hedder nu...

jeg er igang med at lave en FLAC dekoder (http:// flac.sourceforge.net/) i VHDL. Den skal (selvfølgelig) kunne dekode filer med forskellige sampling-frekvenser. Da jeg ikke har tænkt mig at sætte et krystal/en oscillator på for hver sampling-frekvens, tænkte jeg på enten at dele frekvensen eller at bruge en PLL til at få en højere frekvens. Men hvad er smartest? Mit umidelbare gæt er at det er smartest at dele frekvensen - korrekt?

Mvh. Jonas Jalling

Når du nu skriver den i VHDL, vil det nemmeste og måske smarteste være at bruge en god "audio" oscillator, og dele med en clock DLL (DCM) som sidder i de fleste billige FPGA'er. F.eks. en 100K gates Spartan 3E.

mvh. Casper

huh... der tabte du analog-manden... ;-)

=E6re at

r i

Hej Casper,

Det var netop hvad jeg havde t=E6nkt mig. Jeg ville bare h=F8re om det var smartest at dele eller "gange op". Jeg vil finde mig et passende krystal s=E5 jeg kan f=E5 de =F8nskede frekvenser.

Mange tak for hj=E6lpen

Casper wrote: > Når du nu skriver den i VHDL, vil det nemmeste og måske smarteste være at

Hvor godt virker det i praksis? Så vidt jeg husker advares der imod at bruge DCM outputs til analoge clocks, på grund af meget jitter. Jeg har også gjort det selv, men ikke til audio 8)

Mvh Kimjand

Hej Casper,

Det var netop hvad jeg havde tænkt mig. Jeg ville bare høre om det var smartest at dele eller "gange op". Jeg vil finde mig et passende krystal så jeg kan få de ønskede frekvenser.

Mange tak for hjælpen

Det korte svar: Hvis du bruger en DCM (der er baseret på en DLL eller PLL) og din division eller multiplikation er et heltal, er neddeling løsningen. Hvis ikke, kan det være bedst at gange op.Hvis du "kun" håndterer dekodningen i det digitale domæne, og ikke transmitterer over lang afstand, er det selvsagt ret uinteressant om man ganger op eller dividerer, da jitter ingen indflydelse har på resultatet.

Hvis du du f.eks. skal drive et langt coaxial ? kabel med data efter din FLAC decoder, skal du selvfølgelig tænke på hvor meget jitter du introducerer. Eller hvis du bruger en DAC som er clocket gennem din FPGA ? En neddeling med en DCM vil oftest introducere jitter op til +/- 200 ps hvilket kan være katastofalt i mange tilfælde, men nok næppe i dette ?

Jeg kunne iøvrigt snakke længe om jitter, men det absolut mest kritiske mht. jitter i en FPGA (når man bruger en eller flere DCM'er) er at sørge for at minimere SSO og ground debouncing. Dvs. brug overdrevent gode forbindelser til GND (gerne minimum 2 vias pr. ben), og god afkobling på både vccint/vcco. Derudover bør man af princip ikke koble DCMs i serie, men derimod bruge flere DCMer hvis der er brug for forskellige neddelinger. Og husk at bruge CLKIN_PERIOD attributen til mapning, det giver bedre betingelser for feedback, og dermed lavere jitter. Husk også at den minimale input frekvens, frit fra min hukommelse, er ca.

mvh. Casper