Hej
Jeg roder lidt med FPGA og der er lige en ting som jeg ikke er helr med på
denne linie kigger på 2 counter for at lave en boarder rundt om det aktive billed
wire border = (CounterX[9:3]==0) || (CounterX[9:3]==79) || (CounterY[8:3]==0) || (CounterY[8:3]==59);
CounterX er en 9 bit counter, hvad mener man med 9:3 = 79? Betyder det at man ignorerer bit 3, 2, 1 og ser om værdien på bit
Hilsen Wiljan
=E5
ive
ja :)
-Lasse
Verilog stinker :(
ktive
=F8hh hvorfor ?
-Lasse
Verilog er et effektivt sprog. VHDL er et akademisk korrekt sprog
Bo //
På lige dét her punkt stinker VHDL nøjagtig lige så meget - evt meget mere, pga alle de F¤%¤#"@#! typecasts du skal have gang i for at kunne sammenligne en std_logic_vector med en integer/natural.
Kai
Tak for feedback
Jeg er kommet lidt videre :-)
Wiljan
Have something to add? Share your thoughts — no account required.
Ask the community — no account required