FPGA

Do you have a question? Post it now! No Registration Necessary

Translate This Thread From Russian to

Threaded View
Привет, All!

Я так понимаю, можно сабж запрограммировать тремя путями

1. Hарисовать схему
2. AHDL
3. VHDL

А вот есть какие-либо конвертеры, которые могут между этими форматами
преобразовывать данные. Интересует в основном 3-->1 и 2-->1

                                              Удачи!

Самонастраивающийся комплект FIDAL 1.0 beta 7 by Alex Rotanov 2:5059/29

FPGA
Hi Vladimir !

 Совсем недавно 08 Oct 06 19:59, Vladimir Romanov писал к  All:

 VR> Я так понимаю, можно сабж запрограммировать тремя путями

 VR> 1. Hарисовать схему
 VR> 2. AHDL
 VR> 3. VHDL
Да. И даже есть еще варианты.

 VR> А вот есть какие-либо конвертеры, которые могут между этими форматами
 VR> преобразовывать данные. Интересует в основном 3-->1 и 2-->1
Hапример, Квартус умеет показывать (так как ты упомянул AHDL, то наверное на
Альтерах работаешь).




         WBRgrds
                   Ruslan


FPGA
VR> Я так понимаю, можно сабж запрограммировать тремя путями
VR>
VR> 1. Hарисовать схему
VR> 2. AHDL
VR> 3. VHDL
VR>
VR> А вот есть какие-либо конвертеры, которые могут между этими форматами
VR> преобразовывать данные. Интересует в основном 3-->1 и 2-->1
квартус из 3 делает (рисует) блок с ногами

ну и в общем из проекта рисует полученную схему
сейчас доступа к квартусу не имею, но где-то по меню Тулз по моему.
завтра могу глянуть


FPGA
Пpиветствую, Vladimir!

 VR> А вот есть какие-либо конвертеры, которые могут между этими форматами
 VR> преобразовывать данные. Интересует в основном 3-->1 и 2-->1

 Конверсия в схему:
 - Любой из 3 путей выливается в RTL нетлист.
 Вот тебе и схема.
 Его можно смотреть и даже редактировать,если сумеешь разобраться.
 - Есть инструменты по конверсии Verilog/VHDL)
 в графику, более высокоуровневую (например процесс представляется
 одим блоком, конечный автомат распознаётся и рисуется его граф).
 Hапример, в ActiveHDL - Code2Graphics Conversion Wizard.
 
 Конверсия в AHDL - а нафига ? AHDL/ABEL и прочие проприетарные
 языки давно забыть пора. Если надо использовать готовый исходник
 на таком языке - есть конверторы в VHDL/Verilog.
 
 Конверсия в VHDL/Verilog:
 - про AHDL/ABEL см выше - есть утилиты.
 - схему тоже можно сконвертить (в любом синтезаторе попросить вывести
 netlist на данном языке). Результат неудобоварим и не поддаётся
 осмыслению и редактированию. Hужно только как переносимый между
 разным софтом формат нетлиста - и то, есть EDIF, он для этого удобнее.


 PS: изредка возникает необходимость делать HDL нетлист руками.
 Встречалось 1 раз - надо было быстро передрать девайс на огромной куче
 рассыпухи (пара тысяч корпусов). Hа девайс была принципиальная схема на
 бумаге. Hи времянок, ни названий и описаний блоков.
 
 Писать нетлист прямо на Verilog оказалось быстрее и удобнее, чем
 перерисовывать в схематике. И проверять совпадение со схемой
 оказалось проще - удалось частично автоматизировать.
 
 Заработало с первого раза :)

Michael Tulupov
...

FPGA
Hello Vladimir!

08.10.2006, 20:59:23  Vladimir Romanov wrote to All:

 VR> Я так понимаю, можно сабж запрограммировать тремя путями

 VR> 1. Hарисовать схему
 VR> 2. AHDL
 VR> 3. VHDL

 VR> А вот есть какие-либо конвертеры, которые могут между этими
 VR> форматами преобразовывать данные. Интересует в основном 3-->1 и
 VR> 2-->1

Смотря что понимать под схемой. Если высокоуровневую графику, созданную в
Max/Quartus (судя по [2]), то в общем случае нет. Для AHDL это теоретически
возможно (может квартус и умеет), для VHDL - вряд ли. Если под графикой
понимать низкий уровень (триггеры-вентили), то да, из [2] и [3] получается
нетлист, который может быть однозначно представлен в виде схемы, однако
возможности в квартусе в лоб его импортировать во внутренний тип схематики я не
нашел. Впрочем смысла от сего действа нет, т.к. все что имеет более пары-тройки
триггеров становится неудобоваримым для дальнейшей работы.


Site Timeline