Xilinx FPGA, DLL i Altium Designer

Pawel Cern 20 years ago

Witam,

Realizuje projekt (nic komercyjnego, doksztalcam sie) dla FPGA Xilinxa w Altium Designer. Zestaw startowy to Altium NanoBoard-NB1. Mam problem z uzyciem prymitywu CLKMAN (Clock Manager). Doczytalem sie w manualu ze zaleznie od ukladu moze to byc PLL (Altera) lub DLL (Xilinx). Wrzucilem sobie taki element który generuje dwa sygnaly zegarowe - o czestotliwosci takiej jak na wejsciu oraz drugi, o takiej samej czestotliwosci, opózniony wzgledem pierwszego o 90 stopni. Problem pojawia sie podczas "kompilacji".

ERROR:Place:106 - Could not find an automatic placement for the following components:

CLK_BRD of type GCLK IOB is placed at GCLKPAD2.

C1/clkdll_1 of type DLL is unplaced.

C1/bufg_0 of type GCLK BUFFER is unplaced.

C1/bufg_A of type GCLK BUFFER is unplaced.

ERROR:Place:107 - Xilinx requires using locate constraints to lock the placement of such connected GCLK/GCLKIO/DLL

components.

Ma ktos pomysl co zrobic zeby bylo dobrze?

Pawel

Vote

Greg 20 years ago

a nie trzeba skompliowac bibliotek najpierw? jest do tego specjalne narzedzie tekstowe mialem podobny problem w rpzyapdku ISE.. google duzo wyjasnilo..

Vote

invalid unparseable 20 years ago

O to Altium Designer ju¿ dba. Tak zwany "Core generator" realizuje blok Clock Managera z u¿yciem w³a¶ciwego modu³u w zale¿no¶ci od rodziny uk³adów (PLL, DLL itp). Ca³a synteza projektu przechodzi poprawnie, natomiast b³±d powstaje dopiero w fazie "Place & route". Zreszt± z komunikatu wynika ¿e trzeba u¿yæ "Locate constraints". Dokopa³em siê do w³a¶ciwego materia³u na stronie Xilinxa gdzie napisano, ¿e trzeba dopisaæ w parametrach komponentu "LOC=DLLx" gdzie x jest w zakresie 0-3. Tak te¿ zrobi³em i urodzi³ siê nowy problem - kompilator Xilinxa krzyczy, ¿e nie mo¿e obej¶æ LOC=DLL2 bo nie da siê zmie¶ciæ w jednej komórce DLL i buforów wyj¶ciowych (GCLK).

Pawe³

Vote

Oshin 20 years ago

Pawel Cern wrote: (...)

Nie sprawdzałem FPGA Xilinx oraz Altium. Ale: Wygląda mi to na źle ustawiony pad. Xilinx ma dedykowane piny do których można podłączyć bufor GCLK. (Rozprowadzenie zegara po strukturze) (LOC we właściwościch pada lub plik UCF (constrains))

Pozdrawiam M.

Vote

Join the Discussion

Have something to add? Share your thoughts — no account required.

Didn't find your answer?

Ask the community — no account required