mam taki krotki programik:
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY dek_zak2 IS PORT (Zegar,Jesli11,Jesli13: IN std_logic; Wyjscie : OUT std_logic); END;
architecture Behavioral of dek_zak2 is signal wartosc : integer range -3 to 12; signal nastepny : integer range -3 to 4; begin
dek_zak2 : process (Zegar,Jesli11,Jesli13)
begin if Zegar'event and Zegar = '1' then if wartosc = 11 then wartosc <= nastepny; nastepny <= 0; else wartosc <= wartosc + 1; end if;
else if rising_edge(Jesli11) then if wartosc < 11 then wartosc <= wartosc + 1; else nastepny <= nastepny + 1; end if; end if;
if rising_edge(Jesli13) then if wartosc > 0 then wartosc <= wartosc - 1; else nastepny <= nastepny - 1; end if; end if; end if;
end process dek_zak2;
end architecture;
Check syntax nie wywala zadnych bledow. Niestety pozniej wyskakuje: ERROR:Xst:827 - D:/Xilinx/mdek_zak2.vhd line 16: Signal wartosc cannot be synthesized, bad synchronous description.
?? O co chodzi?? (srodowisko to webpack xilinxa) Patrzylem na stronie xilinxa ale jakos nie znajduje rozwiazania. Moze ktos pomoc?? Pozdrowienia
5hinka