Witam serdecznie. Jest bardzo pocz?tkuj?cym elektronikiem. Szczerze powiedzawszy to informatykiem, któremu zlecono zaprojektowanie i wykonanie pewnego uk?adu. Niestety nie idzie mi to zbyt dobrze i potrzebuj? pilnie pomocy.
Ma by? to ma?y uk?adzik wspó?pracuj?cy z komputerem, który posiada
- 1 wej?cie RS-232
- 12 wyj?? 24V
A) G?ówny problem:
- czego nale?y u?y?, aby przy??czy? kabel rs-232 i odebra? te kilka bitów a nast?pnie wys?a? je na demultiplekser i inne elementy. (proosi?bym o dok?adne wskazówki) ?
B) inne problemy b.1) jakie elementy pod??czy? do wyj?? Q przerzutników ? b.2) jaki u?y? transformator do zasilania uk?adu i wyj??? b.3) o czym jeszcze powinienem pomy?le??
Ponizej opisuje dokladniej projekt: (C) Sposób kodowania: bit 0: okre?la stan danego wyj?cia (czy ma na nim pojawi? si? napi?cie czy nie) bity 1-4: numer wyj?cia (liczba binarna) bit 5: zerowanie (wy??czenie) wszytkich wyj?? albo nie
(D) Wed?ug mnie uk?ad powinien zawiera? nast?puj?ce cz??ci d.1) cz??? odbieraj?ce dane z kabla szeregowego d.2) demultiplekser dekoduj?cy numer wyj?cia (kazde wyj?cie z demuxa pod??czone do zegara innego zprzerzutnika D) d.3) przerzutniki D pe?ni?ce rol? pami?ci d.4) styczniki albo inne elementy, które po podaniu wysokiego stanu logicznego na wejscie spowoduja pojawienie sie napi?cia 24V na wyj?ciu.
(E) Po??czenia: e.1) bit 0 pod??czy? równolegle pod wej?cia danych we wszystkich przerzutnikach e.2) bity 1-4 podpi?? do wej?cia demultipleksera e.3) kolejne wyj?cia demultipleksera pod??czy? do kolejnych przerzutników D (wej?cie zegara) uprzednio przechodz?c przez dodatkowe bramki NAND. e.4) bit 5 pod??czy? równolegle do wszystkich wej?? reset przerzutników oraz do??czy? do wszystkich drugich nó?ek 12 bramek NAND.
(F) Plan dzia?ania uk?adu f.1) odebra? z komputera interesuj?ce nas bity f.2) bit 0 zostaje zapodany na wejscia danych wszystkich przerzutnikow f.3) bity 1-4 przesy?ane do multipleksera f.4) multiplekser dekoduje numer wyjscia i umieszcza na odpowiednim logiczn? 1. f.5) umieszczenie 1 na wyjsciue demuxa powoduje pojawienie sie jej na wej?ciu CLK jednego z 12 przerzutników. f.6) w zwi?zku ze zmian? zegara zmienia si? stan pami?tany przez dany przerzutnik
- je?eli bit 5 b?dzie w stanie 1 to pojawi si? 1 na wszystkich wejsciach resetuj?cych przerzutniki oraz na wej?ciach zegarowych (poprzez po??czenie przez bramki NAND)
Z góry dzi?kuj? za pomoc.
Pozdrawiam. Przemys?aw Kukawka mailto: snipped-for-privacy@wp.pl