PCB cd. -- warianty

Witam,

Pod poniższymi adresami znajdują się warianty przyłączenia ADC i SDRAMu do FPGA. Ograniczenia ogólne:

a) ADC (ten chip maksymalnie po lewo na warstwie top) musi się znajdować blisko PLL, bo sygnał DATA_READY jest wykorzystywany jako zegar dla Cyclone -- ma wypełnienie 50% i pochodzi z bardzo stabilnego źródła, więc IMHO to dobre rozwiązanie.

b) nad ADC będzie się znajdował oscylator o bardzo małym szumie fazowym i z wyjściem różnicowym.

Wariant pierwszy:

RAM znajduje się na górze. Nie jest podłączony lewa strona z sygnałami sterującymi (adresy, CLK itd.), bo są dwie możliwości: przesunąć kości RAM w prawo, a sygnały puścić po lewo na warstwie top, albo przesunąć RAM w lewo, a sygnały puścić po prawo na warstwie bottom i następnie przejść przelotkami na top i podłączyć ścieżki do FPGA.

Zaletą pierwszego rozwiązania jest to, że żaden sygnał sterujący nie będzie szedł przez przelotkę, ale za to zbiór sygnałów sterujących zostanie podzielony na pół i rozseparowany o szerokość kości, co się może nie spodobać Quartusowi. Drugie rozwiązanie ma dokładnie odwrotne własności: sygnały idą przez przelotki, ale za to w FPGA rezydują blisko siebie. Które w tym wariancie wybrać?

Wariant drugi:

RAM jest z boku, ale tu z kolei są "rozstrzelone" linie danych.

Proszę o komentarze do powyższych projektów i wskazanie, który z nich powinieniem dalej rozwijać (gdy będę miał podłączony RAM, to reszta projektu będzie znacznie prostsza ze względu na znacznie mniej krytyczne wymagania długości ścieżek.

A, i jeszcze jedno: czy 32-bitowy NIOS wykorzystuje linie masek bajtów (LDQM i UDQM) w SDRAMach? Bo nie wiem, czy mam je podłączać do FPGA, czy po prostu ustawić na sztywno na PCB i korzystać z 32-bitowych dostępów.

Pozdrawiam Piotr Wyderski