Witam!
Stosujê pamiêci EEPROM AT24C256 w systemie z AT89S52. Poniewa¿ korzystam w procesorze z Watch Dog'a - pojawi³ siê problem jak zresetowaæ protoko³ dostêpu do EEPROM'a w wypadku zadzia³ania WD.
W dokumentacji do EEPROM'a znalaz³em nastepujaca "sekwencje Memory Rese"t: " MEMORY RESET: After an interruption in protocol, power loss or system reset, any 2 wire port can by reset by following these steps:
- Clock up to 9 cycles,
- Look for SDA high in each cycle while SCL is high,
- Create start condition. " wydaje mi siê, ¿e ma byæ:
- wygeneruj do 9 cykli zegarowych, przy wystawionym SDA high,
- w ka¿dym cyklu zegarowym SDA powinno mieæ stan wysoki, gdy SCL ma stan wysoki.
- wygeneruj sygna³ startu (tj. gdy SCL:high, SDA zmiana z high na low).
potem pewnie trzeba zrobiæ sygna³ stopu.
Czy ta sekwencja stosuje sie do dowolnych urzadzen z I2C (np do PCF8583)? i czy j± dobrze rozumiem (nie ma za³±czonego rysunku w dokumentacji)?
Czy kto¶ z grupowiczow slyszal/stosowal taka sekwencje? Czy dobrze zrozumialem ten zapis z dokumentacji?
pozdrawiam
Przemyslaw