Witajcie,
piszê aplikacje, która umo¿liwi mi za pomoc± JTAGa obserwacjê wewnêtrznych sygna³ów w FPGA. Wiem ju¿, ¿e mo¿na w tym celu wykorzystaæ elementy biblioteczne takie, jak BSCAN_SPARTAN3 itd. Chcia³bym jednak uniezale¿niæ siê od marki uk³adu i szukam innej ¶cie¿ki do celu - czy ktokolwiek z Was zajmowa³ siê kiedy¶ tym zagadnieniem?
Mam tak¿e pytanie o podstawy dzia³ania JTAGa - powiedzmy, ¿e w moim FPGA dzia³a jaki¶ uk³ad sekwencyjny a ja chcia³bym za pomoc± ³añcuszka JTAG wprowadziæ na wej¶cia w³asne wymuszenia i obserwowaæ ich rezultat. Chcia³bym to zrobiæ w taki sposób, by "zamroziæ" uk³ad na czas wprowadzania nowych wymuszeñ, potem wznowiæ wykonanie i po jakim¶ czasie znów zastopowaæ zegar i wyci±gn±æ stan wyj¶æ JTAGiem. Czy istnieje jaki¶ sposób na odpiêcie zegara g³ównego FPGA na czas w/w czynno¶ci bez konieczno¶ci ingenencji w kod VHDL czy dodatkowych po³±czeñ na p³ytce?
Pozdrawiam, Krzysiek P