eagle - jak sprawdzic zgodnosc plytki ze schematem

Co prawda ścieżki nie są namalowane, ale odpowiednie połączenia są uwidocznione w postaci ratsnest-u. I Eagle podaje Ci ile połączeń nie jest "poprowadzonych". Czyli pod względem topologii układu wszystko jest OK i w związku z tym ERC dobrze gada.

Może inaczej. *Niezgodność* PCB ze schematem jest np. wtedy, gdy na schemacie występuje/nie występuje jakieś połączenie/element którego nie ma/jest na PCB. Tudzież odwrotnie. Może tak być np. wtedy gdy najpierw zaprojektujesz płytkę, a następnie zapragniesz do niej domalować schemat i popełnisz przy tym jakiś błąd. Możesz się o tym łatwo przekonać. Zmień nazwę pliku ze schematem lub PCB, odpal Eagle'a i dodaj/usuń jakiś element/połączenie (nie ma znaczenia czy zrobisz to na schemacie czy na PCB), następnie wyjdź z Eagle'a lub zamknij projekt, przywróć oryginalną nazwę pliku i po ponownym odpaleniu Eagle'a lub otwarciu projektu ERC powinien natychmiast zakrzyczeć.

Poza tym wg. dokumentacji taka zmiana nazwy pliku to jest sposób aby np. po zaprojektowaniu płytki dodać do niej jakieś elementy które trudno odzwierciedlić na schemacie, np. zwory lub pady pod inną wersję obudowy jakiejś kości (bo np. chcesz stosować kość w obudowie SOIC lub jej wersję w TSSOP na tej samej płytce). Oczywiście wtedy traci ERC. Chociaż w zasadzie nadal mamy możliwość zrobienia ERC, ale będzie on pokazywał głupoty, tzn. będzie uznawał za błędy to, co wg. naszych założeń błędem nie jest.

Regards, /J.D.

W artykule snipped-for-privacy@hs001.slackware.pl> Jan Dubiec napisał(a):

Tzn, gdzie eagle mi podaje ile połączeń jest nie poprowadzonych?

Chciałbym sprawdzić czy połączenia namalowane w miedzi zgadzają się ze schematem - tak zeby nie uwzglednil placzen ktore sa ,,zrobione'' tylko jako ratsnest. To chyba rozsadne wymagania. Jak zrobie plytke z takiego projektu i sie okazae ze połowy połączeń na niej niema, to mało będzie mnie pocieszało to, że są w formie ratsnestu...

Zresztą te ratnestowe kreski czasem ciężko zobaczyć. Na płytce która zrbiłem było tak, że scieżki na różnych warstwach schodziły się, ale nie było między nimi przelotki. No i może był tam rastnest o długosci tak z 1pixel, ale kto go zauważy???

Pozdrawiam, Paweł

Cz³owiek co siê przedstawia Pawe³ Ko³odziej napisa³:

polecenie ERC, przyk³adowy wynik: EAGLE Version 4.09r2 Copyright (c) 1988-2002 CadSoft Electrical Rule Check for D:/EAGLE409/projects/IrDA/IrDA.sch at 2004-01-20

jak wszystko ok: Board and schematic are consistent

w innym przypadku (zmiany na p³ytce, przy zamkniêtym schemacie):

EAGLE Version 4.09r2 Copyright (c) 1988-2002 CadSoft Electrical Rule Check for D:/EAGLE409/projects/IrDA/IrDA.sch at 2004-01-20

Czyli masz prost± odpowied¼.

Rastnest powoduje od¶wie¿enie p³ytki poprzez wyznaczenie nowych, najkrótszych po³±czeñ pomiêdzy punktami lutowniczymi. P.

Paweł Kołodziej napisal(a):

Aaa, musisz zrobic DRC. To jest odpowiedz na Twoje pytanie. A robienie ERC, o ktorym pisal JD, zwykle IMO nie ma sensu. Aha, zapomnialem, ze ERC chyba sprawdza spojnosc schematu i plytki.

Wiesz, ja sie na Eagle za bardzo nie znam - czasem poprawie schemat, zrobic cos w PCB, ale staram sie unikac pracy w tym programie, wiec to co napisze byc moze nie jest prawda. Otoz wielokrotnie zdarzalo sie, ze mielismy niezrutowane do konca sciezki - wlasnie takie malutkie, niewidoczne ratsnesty. Czasem, z drugiej strony, sciezka jest zrutowana poprawnie, a 'gumka' nie znika. Tak wiec nie wiem czy to wina operatora czy programu....

W artykule <buimae$2ubv$ snipped-for-privacy@news2.ipartners.pl> PK napisał(a):

Mój przykład: Robie nowy schemat. Dodaje elementy, lącze je. Potem przechodzę do edycji plytki na podstawie tego schematu. Sa tam te elementy ale bez polaczen. Klikam ERC i mam: 0 warnings, 0 errors, Board and schematic are consistent. No a przeciez na plytce nie ma ani jednego polaczenia. Jak oddam taki projekt do płytkarni to będe musiał potem wszysktie pady kynarkiem łączyć... Chodzi mi o sprawdzenie właśie tego: ile połączeń jest jeszcze w miedzi nie zaprojektowanych i czy są jakieś połączenia którrych być nie powinno (tą drugą sytuację zdaje się że wykrywa, bo będzie próbował dodać te połączenia do schematu).

Pozdrawiam, Paweł

W artykule snipped-for-privacy@localhost.localdomain Paweł Kołodziej napisal(a):

Wyłącz widok wszystkich warstw oprócz ratsnet.

Marcin Stanisz

Kliknij na ikonkę "ratsnest" i po chwili na pasku na dole okna Eagle'a zobaczysz coś w stylu "Ratsnest: 4 airwires" co oznacza ni mniej ni więcej tyle, że na płytce są jeszcze cztery niepoprowadzone połączenia.

No ciężko czasem bywa. Ale warstwy i zoom Twoim przyjacielem.

Regards, /J.D.

On Tue, 20 Jan 2004 08:57:21 +0100, Marcin E. Hamerla snipped-for-privacy@Xpro.Xonet.Xpl.remove_X> wrote: [.....]

Ale w Eagle DRC nie podaje ilości niepociągniętych ścieżek tylko sprawdza odległości między ścieżkami/padami/przelotkami/otworami/krawędziami płytki itp.

To taki "ficzer" Eagle'a. :-) Kliknięcie na ikonę "ratsnest" to naprawia.

Regards, /J.D.

Jan Dubiec napisal(a):

Aha, ekstrapolowalem tutaj inne znane mi programy.

W artykule snipped-for-privacy@hs001.slackware.pl> Jan Dubiec napisal(a):

Nie zawsze. Mnie się zdarzyło postawić element z inną siatką niż router i za cholerę ścieżki nie mogłem poprowadzić. Np. kondensator EU i odległości między ścieżkami 2,54mm.

Marcin Stanisz

... bo sciezka dochodzi do nogi elementu, ale po drugiej stronie, a to element smd ? :-)

J.

A to jest jeszcze inny "ficzer". AFAIR pomaga rozpoczęcie rysowania ścieżki od pada który nie leży w siatce. Wtedy ścieżka automatycznie chwyci środek takiego pada. Czasami trzeba zmniejszyć grid aby oś symetrii ścieżki jak była jak najbliżej osi symetrii pada. Poza tym, w ostateczności, możesz ręcznie doprowadzić ścieżki blizko takiego elementu i kazać dokończyć ich rysowanie autoruterowi. Jeśli ma ustawiony odpowiednio mały grid, to zrobi to dobrze.

Ten problem występuje też wtedy, gdy jednocześnie używasz obudów których pady leżą w siatce calowej i metrycznej (np. DIP i TQFP). Swoją drogą jestem ciekawy jak konkurencyjny soft radzi sobie z tym problemem.

Regards, /J.D.

Jan Dubiec napisal(a):

Na przyklad PCAD200x? Tak sobie. Ale da sie zyc. Znaczy, rozmieszczanie elementow, projektowanie ich, itd jest calkiem Ok. Gorzej jest routingiem. Stosuje metode taka jaka Ty opisales w ktoryms poscie.

W artykule snipped-for-privacy@hs001.slackware.pl> Jan Dubiec napisał(a):

Ooo.. nie zauwazylem ze to pisze :) Mały plus dla niego.

Niepodoba mi sie to. Przeciez sprawdzenie tego i wygenerowani raportu to dla niego bulka z masłem powinna być. A jak brakuje mi jednej przeltoki to ten rats bedzie pikselowej dlugosci. Nawet jak wylacze inne warsty to cieżko bedzie go zauważyć.

A taki ,,pcb'' pod linuxem

Może ki ktoś powie. Da się jakoś w eagle ,,jednym kliknięciem'' zmienić położenie 16 bitowej magistrali, cyz muszę każdy drut osobno przerysowywać ?

Pozdrawiam, Paweł PS

On Tue, 20 Jan 2004 22:35:05 +0100, Paweł Kołodziej snipped-for-privacy@pld.TOUSUN.org.pl> wrote: [.....]

No ale ma inne wady, niektóre nawet bardzo istotne - np. u mnie ten snapshot z listopada robi zrzut kory po wywołaniu niektórych funkcji. No ale z drugiej strony w snapshocie takie rzeczy mogą się zdarzać.

Kliknij na ikonkę "group" i zaznacz prostokątem lub polygonem obszar w którym leżą ścieżki magistrali i przesuń tą grupę. Później musisz jeszcze tylko poprawić zakończenia ścieżek magistrali bo pewnie się "powykrzywiają".

Regards, /J.D.

W artykule snipped-for-privacy@localhost.localdomain Paweł Kołodziej napisal(a):

Znaczy, w PCB? Nie da się. Chyba, że możesz zaznaczyć jako blok i przesunąć.

W ramach przechodzenia na "same legale" (Pszemol się w kill-file'u przewraca ;-))) - obadamy ;-)

Pozdrawiam

Marcin Stanisz

Cz³owiek co siê przedstawia Pawe³ Ko³odziej napisa³:

a czemu bez po³±czeñ? Czy Ty czasem nie tworzysz ca³kiem nowej p³ytki, niepowi±zanej ze schematem? Powiniene¶ zrobiæ: schemat, narysowaæ potem: file, swich to board, jak jej nie bêdzie to tworzy na podstawie schematu RAZEM Z PO£¡CZENIAMI i dopiero te bêd± od siebie zale¿ne. P.

Cz³owiek co siê przedstawia Pawe³ Ko³odziej napisa³:

Do tworzenia magistrali u¿ywa siê polecenia BUS Name[LowestIndex..HighestIndex] czyli np: BUS Magistrala[1..32], potem ¿eby pod³±czyæ net do tego klikasz i pokazuje Ci Magostrala1 do Magistrala32 i wybierasz z listy do czego pod³±czasz neta. I przenosiæ mo¿na wszystko na raz. Przy okazji polecenie GROUP grupuje wiele elementów do przenoszenie, kasowania, kopiowania. Eagle to naprawdê fajne narzêdzie jak siê je zna. P.

No nie - Eagle onegdaj te¿ mnie wprowadzi³ tym w konsternacjê, sytuacja identyczna jak u Paw³a. Doci±gasz na schemacie po³±czenie do wystaj±cego po³±czenia z uk³adu scalonego, przechodzisz do board i.... kicha, na p³ytce nie ma ¶cie¿ki do tej nó¿ki, zero b³êdów. Okaza³o siê, ¿e z powodu prze³±czania gridu na gêstszy, przesuwania elementów na schemacie ideowym itp. porobi³y siê s± jakie¶ drobne, niewidoczne praktycznie niedopasowania/przesuniêcia koñców linii, a potem jedno w drugie nie trafia ;-p

Roman