Witam
Na stronie 193 czytam: czas konwersji 13 - 260 us max 15kSPS
ze strony 195 dowiaduje sie, ze ADC CLK do poprawnej pracy powinien sie zawierac w przedziale 50 - 200 kHz (15kSPS -> ~66us Tadc -> 195kHz clk) i ze konwersja trwa 13 cykli adc clk. Kiedy nie potrzebuje 10 bitow, i wynik jest wyrownany do lewej (ADLAR = 1) czestotliwosc moze byc wieksza niz 200kHz. Niestety, nie ma zadnej informacji o ile moze byc wieksza.
I tu pytanie do praktykow, jaka moze byc ta czestotliwosc (zegara adc) a w konsekwencji, czestotoliwosc probkowania?