68020 dynamisches "Datenbus sizing"

In article , Jo'ogn Oppermann writes: |> |> Ich will mal von einem 68K Projekt "aufsteigen" auf ein 68020er, |> da der hier so lieblos rumliegt (privat, ich weiß das die etwas aus der |> Mode sind)

Aber trotzdem schön... |> Laut Datenblatt schlägt Motorola eine nicht ganz unaufwendige Schaltung vor, |> mit der Chip-Selects generiert werden können, die sich auf die 4 Bytes des |> Busses beziehen. zB ODER mit 5 Eingängen etc... D.h. der TTL-Aufwand wird etwas |> größer. Hat jmd noch irgendwelche angestaubten Erfahrungen, ob's dafür eine |> "smarte" (also "kleine") Lösung gab, oder bleibt notfalls nur ein GAL/PAL?

Wo ist das Problem genau? Wenn du nur einen 16Bit Bus haben willst, schliesst du alles an D(31:16) an und wertest bei DSIZ=(1 Byte) (weiss den genauen code nicht mehr) und A0 aus, um UDS/LDS zu "erzeugen". DSACK sollte bei Bytezugriffen wohl auch auf Word-Ack reagieren.

Jo'ogn Oppermann schrieb im Beitrag ...

sind)

Ich wuerde auf jeden Fall in einem neuen Design ALLE zusaetzliche Logic (glue chips) in einem grosszuegig grossen CPLD verstecken. Nicht bloss weil sie schneller sind, ein einfacheres Platinenlayout bieten und so lange umprogrammiert werden koennen bis alles funktioniert, sondern die Platine wird sicherlich auch kleiner und damit billiger.

ok, also Zeit, was "neues" zu lernen.

das muß sich dann privat noch zeigen (;