Xilinx FPGA, DLL i Altium Designer

a nie trzeba skompliowac bibliotek najpierw? jest do tego specjalne narzedzie tekstowe mialem podobny problem w rpzyapdku ISE.. google duzo wyjasnilo..

Pawel Cern wrote: (...)

Nie sprawdzałem FPGA Xilinx oraz Altium. Ale: Wygląda mi to na źle ustawiony pad. Xilinx ma dedykowane piny do których można podłączyć bufor GCLK. (Rozprowadzenie zegara po strukturze) (LOC we właściwościch pada lub plik UCF (constrains))

Pozdrawiam M.