VHDL - problem z SRL16

Sprawdz w raporcie MAPa, czy uzyl SRL-a.

Otworz wynikowy plik w FPGA Editorze i sprawdz, czy zaakceptowal wartosc INIT.

Poza tym - w porownaniu z wzorem w Helpie - brakuje Ci sterowania synteza: chodzi o komentarze:

-- synthesis translate_off

-- synthesis translate_on

To nie sa tylko komentarze, ale sterowanie syntezatorem. (Dziwne, ze syntezator sie nie buntuje). Dodaj je do kodu, tak jak w przykladzie.

Dz.

W mojej wersji ISE w przykladzie niema tych "komentarzy". Pewnie uzywasz jakiejs starszej/nowszej wersji. Nie wiesz czasem gdzie mozna znalezc dokladniejszy opis tego typu definicji? Informacje ktore mozna znalezc w przykladach nie sa zbyt kompletne (opis do SLR16 -> rejestr przesowajacy w lewo, 16 bit, Q - wyjscie A0-A3 selekt.... - do czego sluzy selekt mozna sie juz tylko domyslic :( ) a w normalnym helpie/na stronie xilinxa nic nie znalazlem :( Jesli chodzi o problem kolegi ktory zainicjowal watek - jakos nie bardzo sobie moge wyobrazic w jaki sposob moznaby fizycznie zrealizowac uzycie wartosci poczatkowej - chyba ze SLR16 niejawnie korzysta z sygnalu reset? (i tu przydalaby sie jakos porzadna dokumantacja...) GRG