Mam problem z niepotrzebna optymalizacja ze strony kompilatora VHDL (pakiet Quartus Altery). Chodiz o nastepujacy fragment kodu
counten : in std_logic; n_write : out std_logic_vector (1 downto 0); ... writepulse : process (clk,reset) is begin if reset='0' then n_write <= (others => '1'); elsif rising_edge(clk) then n_write <= (others => not counten); end if; end process;
O ile sygnal n_write(0) jest syntetyzowany tak jak chce (jako przezutnik) to n_write(1) jest (jak przypuszczam) kopia n_write(0) - na symulatorze pojawia sie przesuniety o 7ns. Jak przekonac kompilator ze chce aby oba wyjscia byly sytetyzowane identycznie? Nie chce ciagnac sygnalu z jednego wyjscia zeby w przyszlosci moc przebudowac uklad Dzieki