do czego wlasciwie sluzy ten fragment Quartusa? Mozna sobie w nim poogladac uklad komorek w FPGA i poznajdowac sciezki z worst case tdp, ale wczoraj przez przypadek udalo mi sie poprzesuwac w nim bloki i pozniej fitter mial straszne problemy. :->
Czyzby istniala mozliwosc recznego dostrajania layoutu?!
Pozdrawiam Piotr Wyderski
"Piotr Wyderski":
w zasadzie do wizualizacji i ew. analizy gdzie jest problem z timing'iem;
[...]teoretycznie jedynie, bo przy projekcie > 1K bramek niczego rozsadnego juz sie recznie nie da zrobic w rozsadnym czasie, a przy malej logice sam kompilator pouklada jak trzeba wystarczajaco dobrze; jedyne co moze czlowiek zrobic, by nieco poprawic routing, to pogrupowac bloki logiki w 'Logic Lock Reg.', jednym ze sposobow na to jest 'narysowanie' tych Regions w Floorplan;
przy naprawde duzych projektach, gdy czas kompilacji to kilka godzin, czasem przydatne moze byc narzedzie 'Chip Editor', mozna nim edytowac funkcje komorek, gdy sie okaze, ze gdzies zapomniano negacji, albo zmienac parametry PLL, co zajmuje kilka minut zamiast kilkugodzinnej rekompilacji;
JA
Have something to add? Share your thoughts — no account required.
Ask the community — no account required