Witam
Mam przetwornik AD ktory musze taktowac sygnałem 40MHz 5V. Zalecane jest aby sygnal najpierw byl buforowany przez chociazby jakals bramke. Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do kupienia.
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś dodatkowego wpływu na sygnał?
Nie bardzo rozumiem jak szeregowy rezystor ma skonwertowac z 5V na
2.5V? A nawet gdyby - oczywisce ze wplynie, zbocza zrobia sie wolniejsze, faza sygnalu przesunie itd. Zapomniales tez o jeszcze jednym problemie - jesli zwyczajnie wrzucisz bramke na "galaz" przekazujaca sygnal zegarowy do ADC bedzeisz mial rozne fazy sygnalu zegaroweogo na ADC i FPGA - 40MHz to nie tak duzo - ale jesli tego nie uwzglednisz mozesz miec przeklamania w danych (nie zapomnij tez o tym ze sygnal leci po sciezce ze skonczona szybkoscia - 40MHz to wprawdzie 7.5metra na okres ale...). To czego potrzebujesz to "Zero Delay Clock buffer" (zapytaj google). Zla wiadomosc - taki uklad moze nie byc latwy do zdobycia, dobra - nowoczesne FPGA maja czesto wewnetrz bloczki do manipulowania zegarem (W xilinxowych nazywa sie sie to AFAIR "Clock managment block") - mozna na nich kompensowac przesuniecia fazowe, powielac, dzielic czestotliowosc itp. Warto poczytac dokumentacje Pozdrawiam GRGPericom
W dokumentacji Cyclone2 jest napisane jak to zrobic dla Vin=5V i Vio=3.3V
Dobra uwaga
Gdzie te odpowiedniki sa podane?
Product Cross Reference
"W oponki tez nadmuchac?"
przelicz jaki jitter musi spelniac zegar byc zamaist deklarowanych 12 bitow nie dostal 5 efektywnych wielu to zagadnienie olewa i sie potem dziwi czemu m uADC szumi na 8 biach z
12 dostpnych :) na zwyklym oscylatorze zapomnij o 12 bitach i 20MHz pasma.. musisz uzyc przynajmnie jtaki o jitterze 5ps rms, inaczej nie ma sensu dawac takeigo ADC sa gotowe scalaka do dystrybuicji zegara, robi je np ADI oraz Maxim, czesto integruja PLL. Grzechem smiertelnym jest pedzenie szybkiego ADC z PLLa wbudowanego w FPGA. Tam jitter moze siegnac 300ps, robiac przy tych 40MHz z przetowrnika 12 bit ledwie 5 bitowy:) wartosci podaje na oko:)mozesz dac rezystor, zajrzyj do datasheeta. Byc moze mozna wlaczyc szybka diode klampujaca jak dla PCI. Jednakze dla zegara dalbym jakis zmyslniejszy konwerter, lub przynajmnie jskompensowany czestotliwosciowo dzielnik RC
Masz na mysli oscylator taki czteronozkowy? W moim przypadku pasmo to 1MHz jest to przetwornik z nadprobkowaniem.
Chyba jednak wstawie generator 3.3V wtedy bede mogl taktowac i ADC i FPGA.
No naprawde tego nie zauwazylem. Nie denerwuj sie :)
no to policz sobie wymagany jitter dla 1MHz :) zdziwisz sie
No ok ale naprawde te generatory kwarcowe sa takie kiepskie (z tych tanich). Faktycznie rzadko ktory ma dokumentacje, a jedyna informacje jaka podaja to ppm ale to chyba niestabilnosc dlugookresowa.
Dla prockow/fpga jest OK, ale jak zechcesz (nie daj Boze) pogonic cos czulego na jitter to sie wczytasz w PDF i... i wyjdzie ze w srodku siedzi DDS ;-) Tak sie na generatorach Epsona sparzylem. Znaczy dalej ich uzywam bo fajne, tylko nie do wszystkiego.
Have something to add? Share your thoughts — no account required.
Ask the community — no account required