Witam wszystkich Projektuje płytke w protelu 99se. W nim jest funkcja "Automatically Remove Loops" która usuwa zapetlenia ścieżek. Czyli jeśli np. ścieżka masy tworzy petlę, to protel usuwa ją automatycznie. Tu moje pytanie, czy są jakieś konsekwencje takiej pentelki? Chodzi mi o zasilanie, czyli VCC i GND. Czy będzie jakas różnica potencjałów, czy coś w tym stylu? Wydaje mi się, że nie. W końcu na paru płytkach widziałem, że masą jest otoczona cała płytka i problemów nie ma.
Drugie pytanie. Jak sprawdzić, czy wszystkie połączenia są już poprowadzone na PCB? Chodzi mi o wykrycie tych cienkich linii sugerujących połączenie. Mam dwustronną płytkę i czasem zdarzają się małe połaczenia np. masy dwóch warstw, które nie są widoczne za bardzo i można te połaczenia pominąć niechcący :/
Pozdrawiam