Witam, W srodowisku ActiveHDL mam bramke NAND w kodzie VHDL
wejscie_1, wejscie_2 : in BIT; wyjscie : out BIT; -- deklaracja interfejsu
wyjscie <= not (wejscie_1 and wejscie_2); -- deklaracja architektury
Problem polega na tym, ze po zainicjowaniu symulacji wyjscie bramki jest w stanie '0', a zgodnie z tabela prawdy powinno byc w '1' (po pierwszym kroku symulacji bramka zachowuje sie normalnie).
Poniewaz jestem zupelnie poczatkujacy, nie mam pojecia, czy jest to szerszy problem zawsze wystepujacy przy symulacji, czy byc moze przeoczylem cos w sposobie sparametryzowania symulatora (lub w kodzie).
Bardzo prosze o pomoc.
Pozdrawiam,
Tomek