zajêto¶æ komórek LUT przez "typowy" p rogram

W dniu 20.02.2014 23:24, Jakub Rakus pisze:

Witam

w podanym chipie.

Pozdrawiam Grzegorz

p. czy

e dwoma

z

nnego

..

y

W dniu 20/02/2014 23:24, Jakub Rakus pisze:

[...]

to Lattice jeszcze żyje? :) Cyclone II Altery na płytce z zasilaniem i złączami to 25-30$, a to już jest niemała kostka ... do tego JTAG za 13$ i darmowe oprogramowanie (Quartus Web Edition - wbrew nazwie zupełnie offlinowy :) )

@

Użytkownik "Jakub Rakus" napisał w wiadomości

skompilowac i zobaczyc co wyjdzie.

I to jest typowe zadanie ?

To nie procesor (choc moze udawac).

8 bitow transmisji wymaga 8 przerzutnikow, do tego troche logiki sterujacej, pid wymaga na pewno kilku zmiennych, a wiec przerzutnikow je pamietajacych, logika arytmetyczna jest skomplikowana ... tym niemniej to ciagle ilosci rzedu 10-20, a masz 1200 do dyspozycji.

Tylko jaki program do tego, bo tu nie ma programu w sensie procesorowym, tylko trzeba zlozyc automaty sterujace.

J.

Ale właśnie obawiam się, że wyjdzie za dużo i trzeba będzie kupować jakiś zestaw z większą matrycą.

Zależy dla kogo ;) dla mnie typowe. Co w takim razie Ty byś uważał za "typowe"?

Wiem, że to nie jest program w normalnym tego słowa znaczeniu. Nie wiem niestety czy 1200 LUTów to "dużo" czy "mało"?

Wydawało mi się, że ktoś kto pracuje dużo na FPGA jest w stanie na początku projektu określić jaki sprzęt będzie potrzebny, żeby się w połowie nie okazało, że się nie mieści nasz wsad, trzeba wybrać inny układ, może w innej obudowie, to płytka do zmiany itd. itp.

W dniu 21.02.2014 19:17, Jakub Rakus pisze:

Takie przybliżanie jest obarczone dużym błędem, bo np. w jednym z moich projektów sama zmiana strategii syntezy układu z Minimum Runtime na Timing Performance powoduje prawie dwukrotne zwiększenie ilości zasobów bez zmieniania choćby jednej linijki Veriloga. W drugą stronę zmiana jednej linijki powoduje znaczny spadek "zużytych" LUT-s pociągając za sobą drastyczny wzrost zajętych Slice Flip Flops.

Pozdrawiam Grzegorz

kompilator to chyba komiluje projekty optymalnie, więc rozważając projekt teoretycznie, wyobrażając sobie jak będzie zrobiony układ, można mniej więcej zorientować się ile bramek zajmie, bo tyle zużyje zapewne kompilator... no chyba, że to jakieś programowanie wysokopoziomowe?

Użytkownik "tusk, donald tusk" napisał w wiadomości grup dyskusyjnych:le86lu$k3b$ snipped-for-privacy@node2.news.atman.pl...

kompilator to chyba komiluje projekty optymalnie, więc rozważając projekt teoretycznie, wyobrażając sobie jak będzie zrobiony układ, można mniej więcej zorientować się ile bramek zajmie, bo tyle zużyje zapewne kompilator... no chyba, że to jakieś programowanie wysokopoziomowe?

Pac. I wpadł do PiSuaru.

Np. czy

Witam,

Komponent Serial: 394LC(ECP2) Komponent Timer:218LC(ECP2) Komponent PWM8: 138LC(ECP2)

Komponent 8051: 2326LC(ECP2)

Pozdrawiam MiSter

Przy projektowaniu sprzętu mówienie o kompilacji jest pewnym nadużyciem.

Projektu narysowanego czy opisanego hdl-em się nie kompiluje tylko syntezuje, w wyniku czego otrzymujemy netlistę, "uniwersalną" netlistę niezależną od SPRZĘTU ani TECHNOLOGII. Następnym etapem jest implementacja w wybranej rodzinie układów programowalnych i technologii. Oczywiście implementacja też składa się z kilku etapów, ale to odsyłam do literatury.

Pozdrawiam MiSter

W dniu 22.02.2014 11:08, MiSter pisze:

Oczywiście ma Kolega rację. W następny poście już użyłem bardziej poprawnego określenia syntezy. Od takie programistyczne przyzwyczajenia ;-) Pamiętam jak zaczynałem przygodę z CPLD/FPGA to z początku nie mogłem wyzbyć się myślenia sekwencyjnego i patrząc na opis w HDLu czy Verilog-u mózg uparcie widział sekwencje rozkazów :-/ Wymagało to trochę czasu aby w linijce opisu zacząć "widzieć" bramki, przerzutniki, liczniki, rejestry przesuwne itp ;-) Najweselej się robi, jak się rzeźbi jakiś CPU. W tej chwili dłubię sobie

16-bitowy CPU i w jednym okienku mam opis CPU i peryferiów w Verilogu, w drugim oknie program napisany w assemblerze procesora rzeźbionego w tym Verilogu, a w trzecim oknie źródłówkę cross-assemblera do tego procesora pisaną w C :-) Dodatkowo w czwartym oknie obraz z symulatora tego wszystkiego.

P.S. Przy okazji pytanie do Kolegów mających do czynienia ze środowiskiem Xilinx-a ISE. Czy symulator ISim może jakoś symulować opóźnienia powstające w blokach kombinacyjnych? Bo w tej chwili podczas symulacji zachowuje się jakby propagacja tych bloków wynosiła zero co oczywiście nie jest prawdą.

Pozdrawiam Grzegorz