Suche IO-Standard für High-Speed-BUS

In article , snipped-for-privacy@in.tum.de (Georg Acher) writes: |> |> Ich habe neulich mit unserer seit 6 Jahren "verrenteten" Lehrstuhlsekretärin |> gesprochen. Die meinte, dass sie jetzt auf ihren Privat-PC mit Word viel mehr |> Probleme hätte, als früher mit Emacs und TeX auf der Sun im Sekretariat ;-)

Sag das mal WK. Der ist heute noch der Ansicht, daß das ihr gegenüber eine besondere Grausamkeit gewesen wäre und man sie doch schon damals hätte den Microsoftismen zum Fraß vorwerfen sollen...

Wenn er das das nächste mal anbringt, werde ich ihn mit ihrer Aussage konfrontieren :)

Rainer

Reply to
Rainer Buchty
Loading thread data ...

Ja, nur da laueft vermutlich die meiste Software nicht drauf. DesignCAD, SolidWorks Viewer, Schallfeldsimulatoren etc. Deshalb kann ich andere Betriebssystem als Windows vergessen :-(

--
Gruesse, Joerg

http://www.analogconsultants.com/
Reply to
Joerg

In einer Metallkiste kann ein unterminierter Bus durchaus ok sein. Uebel wird das in Plastedosen. Die Grenzen der Physik sind welche, die kann man selbst als Standardisierungskommittee nicht webschieben.

--
Gruesse, Joerg

http://www.analogconsultants.com/
Reply to
Joerg

Erik schrieb:

Das war mir schon klar, ich seh da trotzdem Probleme, auch der Protokollayer von PCI ist imho eher nicht für solche Geschwindigkeiten gemacht. Mit genügend Anpassungen klappt es natürlich aber dann hat das ganze kaum noch was mit PCI zu tun. Bei der Geschwindigkeit willst du eigentlich lieber 100 Mhz DDR nutzen, Steuersignale nur SDR schicken und jeweils einige Takte Zeit haben um auf das Empfangene zu reagieren.

Letztlich doch egal, wenn du einen schnelleren Chip hast, dann kannst du durch die Geschwindigkeit Fläche sparen.

Kommt auf deine Anwendung an. Pauschal würde ich mal 2x Spartan 3A 1400 sagen, aber da reichen die IOs dir vermutlich nicht, und du bist vermutlich der Meinung das das dort niemals reinpasst. Und ich weiß halt nicht wie weit dir der Kopierschutz reicht, es wird wohl verhindert das dein Board geclont werden kann, aber den Bitstream kann man trotzdem auslesen.

Jan

Reply to
Jan Lucas

Hallo NG,

unabhängig von den recht interessanten Diskussionen (und alternativen Lösungsvorschlägen für meine Aufgabenstellung) in diesem Thread sind meine ursprünglichen 4 Fragezeichen leider geblieben.

Im Internet findet man leider keine unabhängigen Vergleiche der Verschiedenen IO-Standards und die "Erfinder" preisen ihre eigenen Kreationen natürlich in den höchsten Tönen. Die Specs sind zwar recht interessant aber aber auch recht knapp und sehr auf Implementierungsdetails konzentriert ohne dafür auch mal eine richtige Begründung abzuliefern.

Grüße Erik

Reply to
Erik

In der Regel darf man das nicht. VDD//2 an einem Eingang fuehrt zu labilem logischem Verhalten und erhoehtem Querstrom der ersten Stufe, weil selbige mittem im Umschaltbereich festgehalten wird. Daher sind "normale" Thevenin Terminators z.B. bei VME Bussen ja auch unsymmetrisch

220/330ohm.

Hier muss ich passen. Ich kannt nur man einen Renault GTL ;-)

--
Gruesse, Joerg

http://www.analogconsultants.com/
Reply to
Joerg

Erik schrieb:

Wenn dir lauter Fragezeichen bleiben, dann würde ich mich an das bereits erarbeitete halten bzw. die Sachen nehmen, die deine Kollegen oder Freunde als mögliche Ansprechpartner benutzen.

Ansonsten könnte es eine Totgeburt werden.

- Henry

--
www.ehydra.dyndns.info
Reply to
Henry Kiefer

Hallo Joerg,

Ich dachte die ganz kleinen Kondis sind internen gar nicht verdrahtet sondern einfach der Materialquader an den Enden mit Kontaktflächen versehen wird.

Schon klar, aber schnell genug müssen die zwischen schieben und ziehen umschalten können damit Vtt schön stabil bleibt. Deshalb habe ich an Abblockkondis gedacht.

Danke und Grüße Eri

Reply to
Erik

Hallo Jan Lucas,

Klingt gut. Wait-States brauche ich nicht so das letztlich vom PCI-Protokoll nicht viel übrig bleibt.

Schon klar. Für mein kommendes Problem muss ich 16 mal das selbe bauen und meine Idee war es jeweils 4 mal in einen FPGA rein zu stopfen und dafür würden die Actel-FPGAs gut reichen. Mit den Actel-Teilen habe ich ausreichend Erfahrung.

Interessante Alternative, zwischen 2 FPGAs könnte man mit 2 unidirektionalen Punkt-zu-Punkt Verbindungen auskommen.

bei FG676 werden die sicher reichen

kann ich nicht beurteilen

Mir persönlich ist das eher egal aber dem Kunden ist folgendes (von der Xilinx-Website)

| Device DNA technology can be used to implement a low-cost | security solution for high volume applications

sicher nicht genehm. "for high volume applications" klingt nach hoher Einstiegshürde/Kosten.

Grüße Erik

Reply to
Erik

Hallo Joerg,

Bei TTL und CMOS hast Du recht. Ich hab damit mal ein IO-Pin an nem PIC gekillt.

Das ist IMHO das relevante Problem. Ich kann mir vorstellen der der Chip-interne Ausgang der Eingangsstufe das schwingen anfängt und damit auch etwas Energie verplempert.

Da HSTL mit einem Komperator (am Invertierenden Eingang hängt Vref) als Eingang arbeitet glaube ich das sowas in diesem Fall kein Problem ist. Der "verbotene Bereich" hängt üblicherweise von Vcc und der Technologie ab, beides ist hier aber konstant und Vref darf um +/- 150mv daneben liegen und Eingangsspannungen mit mehr als 100mV Abstand zu Vref müssen bereits sicher erkannt werden. Also gibt es für den Eingang keinen "verbotenen Bereich".

Da ist mir den Idee gekommen Vref um 150mV abzusenken wenn der Bus für mehrere Takte im Tristate ist (also keiner den Bus haben möchte), aber dieser Gedanke muss noch etwas reifen bevor ich weis ob ich das machen möchte.

Grüße Erik

Reply to
Erik

Hallo Henry Kiefer,

Das mit dem Bus traue ich mir prinzipiell zu, es sind eher die elektrischen Probleme die mir Sorgen machen. Ich hab schon mal mit nem FPGA an einem breiten Bus gearbeitet. Trotz "nur" 32 Leitungen und (wahrscheinlich wegen) 3,3V-TTL hatten wir reichlich Probleme mit Ground-Bouncing und ähnlichen Phänomenen (nicht nur am FPGA). Da ich diesmal alle Busteilnehmer unter meiner Kontrolle hab wollte ich mich nach was besserem als unterminiertem 3,3V-TTL umsehen.

Das möchte hier keiner.

Grüße Erik

Reply to
Erik

Nachrechnen geht zB mit Agilent's AppCad.

formatting link
Ob die Annahmen der Parameter dann auch zur Realität passen zeigt erst der Versuch. Allerdings neigt man leicht dazu, die Anpassung allzu genau zu nehmen.

Heinz

Reply to
Heinz Liebhart

Erik schrieb:

Mich wundert, das der Hersteller keinerlei App Notes für diesen Problemfall bereitstellt. Schon mal nachgeschaut? Oder mit dem Herstellername nach ähnlichen Problemfällen gegoogelt?

Die olle TTL-Technik war nicht für wirklich schnelle Sachen gemacht. Das fängt schon mit dem meist nur einmal VCC/GND-Pins an. Heutzutage dürfte das aber kein Problem mehr sein. Alles schön/möglichst symmetrisch aufbauen und ne Kaskade von Abblockkondensatoren...

- Henry

--
www.ehydra.dyndns.info
Reply to
Henry Kiefer

Hallo Henry Kiefer,

Meinst Du Ground-Bouncing und Spannungseinbrüche? Ja da gibts ein paar App-Notes über sauberes Versorgungsblocken u.ä. Ja, der Layouter (war nicht ich) hat die auch _vorher_ gelesen (und ich auch, stand nur das drin was man bei allen anderen Bauelementen dieser Größenordnung auch ließt) und war nicht sparsam mit Kondis, Groundplane und dicker Spannungszuführung (war schließlich nicht sein erstes Layout). Das Design war grenzwertig aber lief erstmal auf den 5 Prototypen-Boards, ohne das der Kunde etwas bemerkt hätte, auf den Schreibtischen der Entwickler. Auf dem nächsten Layout, das für die Null-Serie, wurde das alles _noch_ etwas großzügiger ausgelegt (beinahe hätte der arme Layouter noch 2 weitere Lagen bekommen). Das Oszi hat diese Maßnahmen für gut (und der Layouter für "naja geht so aber schön ist was anderes") befunden und der Kollege aus der Software-Abteilung war ein paar ungeklärte Phänomene los.

Diesmal, falls der Bus kommt, soll das Problem an der Wurzel gepackt werden: kein 3,3V TTL/CMOS! Was ordentliches, neues und modernes mit symmetrischem/kleinem Spannungshub, Terminierung und schönem Augendiagramm.

Ja, das sage mal den Herstellern von Prozis mit 700MIPS und nem 133MHz System-Bus an dem 512MB RAM, Boot-ROM, LAN-Chip, FPGA u.v.m. dran soll. Am Proz konnte man zwar für jedes Pin die Treiberstärke per SW einstellen aber alle anderen Komponenten hatten sowas nicht.

^^^^^^^^^^^ genau deshalb ist mir HSTL ins Auge gesprungen, nach allem was ich so finden konnte ist das wohl gegenüber TTL/CMOS ein echter Schritt nach vorne

An dieser Stelle gibts hier keine falsche Sparsamkeit mehr.

Grüße Erik

Reply to
Erik

Erik schrieb:

Ja auch. Beide Namen beschreiben eigentlich störende (Längs-)Induktivitäten. Die Versorgungsleitungen müssen immer mindestens so niederohmig sein wie die Signalleitung. Und das über den gesamten Frequenzbereich!

Da muß man nach den Serien unterscheiden. Z.B. 74F gehts bis ca. 150MHz,

74HC bis 30MHz.

Die haben aber sehr viel Erfahrung.

- Henry

--
www.ehydra.dyndns.info
Reply to
Henry Kiefer

Erik schrieb:

Kannst dir ja das Webpack ziehen und mal ne Synthese machen.

Eher nicht, der Chip wird vom kostenlosen Webpack unterstützt, Es gibt für $225 ein nettes Starter Kit Board. "for high volume applications" bezieht sich eher darauf das die Spartans, die günstigere Produktlinie von Xilinx sind. Die teureren (schnell/größer/SERDES) Virtex Bausteine sind halt zu teuer um in "high volume applications" aufzutauchen, die kleinen Spartans sind in großen Mengen so günstig zu bekommen, das sie auch schon mal in Produkten wie Fernsehern oder DSL Modems auftauchen. Device DNA ist halt eine 57-bittige Seriennummer, die du im Chip auslesen kannst. Scheint also alles was es dazu zu wissen gibt öffentlich zu sein und hohe Einstiegskosten sehe ich auch nicht. ( siehe bspw.:

formatting link
) Um zu verhindern, dass deine Karte geclont wird, fragst du dann irgendwo diese Seriennummer ab und verhinderst das die Karte läuft, falls die Seriennummer nicht passt. Ob die Sicherheit von so einem Ansatz reicht ist imho schwer zu sagen. Der Bitstream ist ja erstmal nicht verschlüsselt und durchaus auch auslesbar, aber wie der Bitstream entsteht ist afaik nicht öffentlich bekannt, ebenso wenig die ganze genaue Struktur des Bausteins. Den Bitstream so zu modifizieren, dass eine Abfrage überbrückt wird dürfte also nicht so trivial sein. Mit entsprechendem Aufwand ist es aber sicher möglich, die Frage ist halt: Ist der Aufwand dafür so hoch das es sich wirtschaftlich nicht rechnet?

Jan

Reply to
Jan Lucas

Ich meinte damit die Terminator-Bloecke. Das sind oft Dickschicht-Hybride in IC Gehaeusen.

So richtig effektiv und oeko-freundlich macht man das mit einem Schaltregler. Das ist bei 1.5V Versorgung nicht jedermanns Sache. Koennte man notfalls (mit Vorsicht) von 3.3V ab als Buck Converter machen.

[...]
--
Gruesse, Joerg

http://www.analogconsultants.com/
Reply to
Joerg

Das sind alles Naeherungsrechner, wobei die angenommenen Grenzen i.d.R. als Fussnote dabei stehen oder zumindest stehen sollten. Wer es ganz genau haben will, darf sich mit Finiten Elementen oder gar Maxwell abquaelen.

Hier werkelt bei solchen Sachen oft noch ein Aristo Scholar, reicht voellig aus :-)

--
Gruesse, Joerg

http://www.analogconsultants.com/
Reply to
Joerg

Ich hatte schon Designs zur Bearbeitung hier auf dem Tisch, da hat das nach einer halben Stunde ordentlich nach Ampere gerochen. Dann so gut wie alles auf AC-Terminierung umentwickelt. Der Knueller war ein dickes Ultraschallgeraet. Fiep ... Klick, Netzteil schaltete ab. Wir hatten es tatsaechlich geschafft, dessen Minimallast zu unterschreiten. Der Kunde musste ein kleineres spezifizieren. Welches dann nochmal deutlich billiger kam und einen Juchzer hervorrief.

Allerdings ist vor dem Schmitt normalerweise ein Inverter aus zwei FET Devices und dieser zieht dann schon erhoehten Strom. Je schneller er sein muss, desto mehr Strom. Das kann durchaus ueber 100uA gehen und bei dutzenden von Port Pins laeppert sich das.

Aber aufpassen, was beim Aufwachen geschieht. Wenn dann fuer ein paar Takte das Timing nicht stimmt, geht es vom Regen ind die Traufe.

--
Gruesse, Joerg

http://www.analogconsultants.com/
Reply to
Joerg

Hallo Joerg,

So ein Schaltregler wär schon eine gute Sache aber der kann ja normalerweise nur Strom schieben und nicht ziehen. Als Alternative könnt ich mir vorstellen aus einer Referenzspannungsquelle 0,743V und 0,757V zu teilen und mit je einem Komparator einen von zwei FETs (zwischen Vcc und GND) anzusteuern um Vtt stabil und kräftig im gewünschten Rahmen zu halten.

So wie es aussieht werde ich das wirklich mal als "Model" aufbauen um alles, möglichst realitätsnah, zu testen.

Grüße Erik

Reply to
Erik

ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.