Hallo NG,
Vorgeschichte :
ich soll auf einer Platine 4 FPGAs (Actel A3PE1500) miteinander über einen performanten Bus verbinden. Ich würde mich gerne für 64Bit-PCI mit 200MHz entscheiden (so eine Quadrat-/Überkreuzverdrahtung wie die 6 Hypertransport-Verbindungen auf einem 4 Opteron-Board, mit 3 Links pro CPU, ist mir zu kompliziert und in PCI bin ich fit). Um Ground-Bouncing u.ä. Effekte, wenn 80 IOs synchron schalten, zu vermeinden will ich nicht 3,3V LVCMOS benutzen. Da die FPGAs eine Core-Spannung von 1,5V haben und für die Peripherie ja noch 3,3V benötigt werden würde ich einen IO-Standard mit 1,5V bevorzugen damit ich nicht noch eine dritte Spannung benötige. Beim Studium des FPGA-Datasheet ist mir HSTL(I) ins Auge gesprungen. Vor allem die Terminierung auf Vddq/2 und der geringe Spannungshub sind mir positiv aufgefallen. Dafür würde ich einige Pins in den betroffenen IO-Bänken als Vref verwenden müssen aber damit könnt ich gut leben.
Zu diesem IO-Standard hab ich nun ein paar Fragen :
Wenn der Bus im Tristate ist, also alle 4 Teilnehmer ihre Pins auf High-Z schalten, pegelt sich die Spannung auf den Datenleitungen ja bei Vref bzw. Vddq/2 ein. In der JESD8-6 steht in Kapitel 2.2 "Inputs should not be held at Vref". Wie soll das bei einem korrekt terminierten Bus im Tristate gewährleistet werden? Vertragen das die Inputs trotzdem?
Was ist von den restlichen unterstützen IO-Standards (GTL / GTL+ / SSTL) zu halten? Hat mit einem derartigem Bus schon mal jemand Erfahrungen sammeln dürfen/müssen und mag hier ein bisschen was berichten?
Dann hätte ich noch eine Layout-Frage :
Ich möchte die 4 FPGAs über Kreuz anordnen: einen Oben, einen Unten, einen Links und einen Rechts. Für den Bus benötige ich am FPGA wahrscheinlich 3 Layer (von einer 8 Layer-Platine) so das ich die FPGAs "Oben" und "Unten" auf den Lagen 1 bis 3 direkt verbinden und die FPGAs "Links" und "Rechts" auf den Lagen 4 bis 6 direkt verbinden möchte. Am Kreuzungspunkt (eher Bereich) würde ich die Leitungen mit Durchsteigern verbinden und auf der Unterseite gleich überall den Terminierungswiderstand anschließen. Ich denke das die Leitungen, pro Richtung, nicht länger als 10cm werden. Was haltet ihr von dieser Variante? Sind damit die angestrebten 200MHz realistisch? (166MHz währen auch noch OKay ;-)
Grüße und Danke für alle guten Antworten Erik