VHDL vs. Verilog - Page 2

Do you have a question? Post it now! No Registration Necessary

Translate This Thread From Polish to

Threaded View
Re: VHDL vs. Verilog
On 08/21/2013 07:46 PM, Mario wrote:
Quoted text here. Click to load it

numeric jest zgodny ze standardem IEEE, arith to de-facto standard  
Synopsysa.
Osobiście nie mialem problemu z używaniem numeric pod ISE.

A tak poza tym, ISE już jest teraz ledwo wspierane, Xilinx promuje Vivado.


Re: VHDL vs. Verilog
Dnia Tue, 20 Aug 2013 13:57:55 -0700 (PDT), snipped-for-privacy@gmail.com
Quoted text here. Click to load it

Panowie, ale to jest jezyk do projektowania sprzetu (nie tylko).  

W kazdym innym jezyku kompilator wykorzysta dostepny rozkaz procesora.
A tu glowa projektanta w tym czy ma czas i moze byc poskladany
kaskadowo z 1-bitowych, czy musi byc szybko i nie wazne ile
tranzystorow/bramek/makrocel wyjdzie, byleby te 64 bity sie w 1 cyklu
dodaly ...

J.



Re: VHDL vs. Verilog
On 2013-08-20 22:57, snipped-for-privacy@gmail.com wrote:
Quoted text here. Click to load it

Nie jest. Polemizuje z twoja opinią jakoby było to proste. W językach  
opisu sprzętu nic nie jest proste zaczynając od dodawania ...


Quoted text here. Click to load it

... to pracujesz na architekturze i języku który doskonale definiuje co  
to jest dodawanie. W sprzęcie zazwyczaj nie definiujesz tego w sposób  
uniwersalny bo tam są czasem zagadnienia typu "jak dodać 3 druty w 2C do  
4 drutów Unsigned, przy czym wiadomo że mam 3 cykle zegara a w dodaku na  
wyjściu może być mały hazard bo i tak mam zatrzask". Porownanie do  
języków typu Pascal jest zwodnicze. To nie dziala tak samo mimo  
podobnych składni.


Re: VHDL vs. Verilog
W dniu 2013-08-16 19:12, snipped-for-privacy@gmail.com pisze:
Quoted text here. Click to load it

Hmm... ja też , ale może dla tego że na veriloga później trafiłem , a  
może dlatego że VHDL dominował. Zobaczymy jak długo to potrwa bo już się  
słyszy o językach wyższego poziomu.

Ale fakt, w jakimkolwiek HDL-u to trzeba mieć wyższy poziom abstrakcji  
niż w C / C++.

Ale to długa historia.

Adam

Re: VHDL vs. Verilog
On 2013-08-18 23:13, Adam Górski wrote:
Quoted text here. Click to load it

Rozwiń tą myśl, proszę. Z moich obserwacji jest dokladnie odwrotnie - to  
dopiero od kilku lat w HDLu ktoś ruszyl dupę i zobaczył techniki  
programistyczne głównie oparte o abstrakcje z przed dzesięcioleci, do  
tej pory odkrywali głównie kwadratowe koła.


Re: VHDL vs. Verilog

Quoted text here. Click to load it

Oj, ale nie w rozumieniu technik programowania.
Programowanie C/C++ jest zasadniczo sekwencyjne ( stosunkowo niedawno  
weszły równoległe rdzenie i przetwarzanie równoległe )
Pisanie w HDL jest równoległe z samego założenia - opisuje sprzęt i  
wymaga nieco więcej wyobraźni.

Pisząc "abstrakcji" miałem na myśli wyższy stopień wykorzystania mózgu  
ludzkiego.

Pzdr

Adam

Re: VHDL vs. Verilog
W dniu wtorek, 20 sierpnia 2013 21:27:57 UTC+2 użytkownik Sebastian Bia
ły napisał:
Quoted text here. Click to load it
cji
ie - to  
Quoted text here. Click to load it
do  
Quoted text here. Click to load it

Kolega miał zapewne co innego na myśli pisząc o poziomie abstrakcji (
ja zresztą też). Dajmy na to taki kod w języku C:

a=b+c;
d=a+e;

A teraz te same 2 linijki w odwrotnej kolejności:

d=a+e;
a=b+c;

Zgodzisz się, że wynik w zmiennej "d" w obu przypadkach może być r
óżny. W VHDL'u nie ma znaczenia kolejność zapisu. Kolejne linijki k
odu opisują operacje na sygnałach i "połączenia" między sygnała
mi. Stąd:

1) a<=b+c;
   d<=a+e;

2) d<=a+e;
   a<=b+c;

to jeden i ten sam pieron!

Re: VHDL vs. Verilog
On 2013-08-21 17:33, snipped-for-privacy@gmail.com wrote:
Quoted text here. Click to load it

Przesadzasz z upraszczaniem. Ma znaczenie i nie ma. To że sygnały są w  
rzeczywistości przypisywane na suspendzie procesu nijak nie oznacza że  
kolejność jest bez znaczenia - tam masz subtelne opóźnienie symulowane w  
postaci cyklów delta i nie da się go zapisać tak prostym zdaniem,  
szczególnie jeśli dotyczy ono np. dwóch procesów wzajemnie czułych na  
zmiany.

Nic gorszego nie może spotkać człowieka jak nadmierne upraszczanie  
HDLowych zapisów. Że wspomnę choćby Veriloga z jego zapisem "blokujacym"  
i "nieblokujacym" na którym nie jeden doktorat zrobiono.


Site Timeline