1. Home
  2. Electronics (Polish)
  3. PROTEL - schemat hierarchiczny , dziwna netlista

PROTEL - schemat hierarchiczny , dziwna netlista

Witam ,

Oswajam się z wersją demo AD6.7. Problem jest następujący : rysuję schemat główny , na którym są 2 bloczki hierarchiczne. Pierwszy z nich posiada port wyjściowy o nazwie A[0..15] , a drugi port wejściowy o nazwie B[0..15]. Wewnątrz podschematów są podpięte do portów sygnały opatrzone odpowiednimi nazwami(etykietami) tzn. A[0..15] i B[0..15]. Następnie na schemacie głównym łączę oba bloczki szyną o nazwie C[0..15]. Teraz generuję netlistę ,przechodzę do PCB. Niby wszystko jest połączone OK , ale .... Połączenia pomiędzy układami z podbloczków mają nazwy B0 .... B15. Spodziewałem się , iż zostaną im przypisane nazwy ze schematu nadrzędnego tzn. C0 .. C15. Co robię źle? Przy bardziej skomplikowanym (i to wcale nie tak bardzo) projekcie można się pogubić.

MH

Reply to
MH
Loading thread data ...

A co na to DRC? Owszem, można się pogubić skoro jednemu netowi nadajesz 3 nazwy. Z tego co wiem z własnych doświadczeń, to w P99 nie można łączyć netów o rożnych nazwach. Tak więc proponuję wszystkie te nety nazwać tak samo. Nazwy portów nie są ważne, tylko nazwy netów. Inaczej np. w Orcadzie, gdzie można łączyć nety o różnych nazwach.

Reply to
EM

A cholera wie! Przeglądam całe menu i nie widzę żadnej komendy uruchamiającej DRC. Przeglądam helpa (swoją drogą też popaprany) i znajduję pdf'a na temat "Verifying Your Design in Altium Designer". 19 stron beblaniny i ani słowa jak uruchomić DRC. Znajduję jednak w menu coś takiego: Project=>Compile Document<nazwa> (idiotyczna nomenklatura) Istotnie , wypluwa mi komunikat: Class Document Source Message Time Date No.

[Error] USG.SchDoc Compiler Duplicate Net Names Element[-1]: OUT (Inferred) 16:40:35 2008-03-16 56

Nie mniej jednak netlista została utworzona i jest OK na PCB.

No to jeżeli tak TRZEBA , to stwierdzam: PROTEL JEST DO DUPY I NIE JEST WART ZŁOTÓWKI. Przypuśćmy , że mam schemacik hierarchiczny z bloczkiem wewnątrz którego wyjściem jest port OUT[0..n]. Musi być podpięta szyna z poszczególnymi sygnałami OUT0 .. OUTn. Dalej chcę ten bloczek użyć w kilku miejscach schematu. I co? Totalna kaszana.

Nie tylko w OrCadzie. W KAŻDYM!! innym edytorze tak jest. Wyobrażmy sobie następujący projekt: [Pre-Amplifier]=>[Filter]=>[Amplifier] Niech urządzenie będzie wielokanałowe , więc każdy z podzespołów ma swój IN[0..n] oraz OUT[0..n]. Takoż nazywam odpowiednie porty w każdym z podzespołów oraz wewnętrzne szyny do nich podłączone. I co??

PROTEL JEST DO DUPY !!!

Pozdr.,

MH

Reply to
MH

Po prostu musisz wiedziec jak to robic... Bloki mozna laczyc przez porty a nie nety.

ERC wlacza sie z Options a uruchamia jako kompilacje....

Jako efekt pojawiaja sie ERC marks a raport podaje wyjasnienie co i jak....

Reply to
stp

Użyłem argumentów.

Użyj argumentów , lub doradź/wskaż co robię źle lub wytłumacz czego nie rozumiem.

Pozdr.,

MH

Reply to
MH

Slabe te argumenty.

Masz oryginal? To zadzwon w miejsce, gdzie go kupiles - dostaniesz odpowiedz. Nie masz? To szukaj w sieci rozwiazania problemu.

Reply to
Jerry1111

ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.