Ponieważ do tej pory miałem do czynienia głównie z względnie nowoczesną elektroniką (mikrokontrolery), a teraz nadrabiam zaległości w tematach bardziej "retro", chciałem uporządkować sobie w głowie kilka zagadnień.
Stąd kilka pytań odnośnie sposobu traktowania nieużywanych pinów w układach różnych rodzin logicznych:
1) Czy dopuszczalne jest wymuszenie stanu niskiego przez połączenie pinu bezpośrednio z masą w rodzinach TTL i TTL-LS? Nie zaszkodzi to w żaden sposób układowi? Rozumiem, że stan wysoki powinno się wymuszać tylko i wyłącznie przez rezystor pull-up.
2) Czy w rodzinach HC i HCT mogę ustalić stan nieużywanego pinu łącząc go bezpośrednio z VCC albo GND?
3) Czy dopuszczalne jest pozostawienie niepodłączonych nieużywanych wejść w układach TTL i TTL-LS? Czy poniższy schemat jest prawidłowy?
formatting link
ścia R i S układy 7474 mogą tak po prostu wisieć sobie w powietrzu?
Jeszcze jedno pytanie. W przypadku pamięci EPROM (np. 27128) podczas normalnej pracy na piny odpowiedzialne za programowanie (VPP oraz P) podaje się VCC. Można je podać bezpośrednio, czy i tutaj należy stosować rezystory?
Dnia Fri, 10 Aug 2018 00:40:59 +0200, Atlantis napisał(a):
Przy CMOS zawsze, bo widzisz - reke zblizysz i stan sie zmieni. Czule sa te wejscia. Dotyczy tez U11 - o ile te nieuzywane piny to wejscia. I ... wejscia nieuzywanych bramek tez powinny byc gdzies podciagniete.
Ale i wejscia zwyklych TTL potrafia byc czule, jak obok kłapią przekazniki.
Nie, a jesli - to malutki. Zalecalo sie tylko przy podciaganiu do +, choc nie bardzo wiem dlaczego. Ktos sie chyba skupil na tym, ze dopuszczalne napiecie zasilania TTL to bylo 7V, ale wejsciowe to 5.5V, wiec teoretycznie po drobnej awarii zasilacza mogly sie wejscia przepalic.
W przypadku 7474 wejścia R i S powinny być podciągnięte rezystorami do +5V Jako wejścia negowane reagują na "0" logiczne. Jeżeli na którymkolwiek z wejść R i S jest stan "0" to przerzutnik nie będzie reagował na wejście CLK
W układach TTL zawsze można wymusić "0" logiczne zwierając bezpośrednio do masy. Natomiast "1" logiczna zawsze przez rezystor.
Możesz połączyć bezpośrednio z masą.
Tak samo "1" logiczna może być wymuszana bez rezystora, czyli podłączając bezpośrednio do "+".
O ile w TTL pozostawienie wejść "w powietrzu" niczego groźnego nie robi o tyle w CMOS każde niewykorzystane wejście MUSI być spolaryzowane do masy lub do "+", ponieważ takie "wiszące w powietrzu" wejście może zniszczyć całą strukturę półprzewodnikową scalaka.
Dlaczego?
Ano dlatego, że wejścia te mają bardzo dużą oporność wejściową i reagują na wszelkie zakłócenia. Nawet zbliżenie ręki do takiego wejścia powoduje, że na tym wejściu powstają stany nieustalone, które mogą wchodzić w zakres stanów zabronionych. Układy CMOS mają bardzo niski pobór energii w stanie statycznym. Jednak w stanie przełączania muszą przejść przez stan zabroniony, czyli jest to obszar napięć pomiędzy "0" i "1". W tym obszarze napięć CMOS pobiera duży prąd, nawet większy od układów TTL. Dzieje się to dlatego, że w tych układach mogą być jednocześnie otwarte obydwa tranzystory
formatting link
Pozostawienie takich stanów wejściowych przez dłuższy czas doprowadzi do przegrzania i uszkodzenia struktury półprzewodnikowej scalaka.
Reasumując:
Układy TTL pobierają większą moc w stanie statycznym niż CMOS.
Ale w stanie przełączania CMOS pobierają moc większą od TTL. Wniosek już sam się nasuwa, że przy wyższych częstotliwościach pracy, TTL będą pobierać mniej energii niż CMOS.
W układach TTL aby wymusić stan 0 trzeba z wejścia pobrać względnie duży prąd - już nie pamiętam - chyba coś rzędu 1.5mA (można sobie wyliczyć na podstawie schematu wewnętrznego jakiejś bramki). Jak się pobierze mniej to scalak widzi stan 1. Powstaje pytanie - czy z wiszącej nogi zakłócenia są w stanie pociągnąć ten prąd. Sądzę, że w czasach kiedy stosowane były TTL-e zakłócenia nie były na tyle silne i zostawienie nogi w powietrzu niczym praktycznie nie groziło. Obecnie to może być inaczej bo:
- telefony komórkowe potrafią bardzo silne pole wygenerować,
- czasy przełączania scalaków obok mogą być bardzo krótkie - większe dU/dt generuje większe impulsy prądu w pojemności między tą linią a wiszącym wejściem. Nawet jak scalak ma napisane, że czas przełączania jest 5ns (w katalogu podają wartość max) to wyprodukowany 20 lat temu mógł mieć 5ns, a wyprodukowany obecnie może mieć poniżej 1ns bo taniej jest wyprodukować szybszy niż wolniejszy więc produkuje się szybsze.
Nie ma potrzeby. Ponieważ z wejścia płynie prąd więc spadek napięcia na rezystorze będzie zmniejszał zapas między stanem wymuszonym a progiem przełączania. Natomiast nie wiem jaki jest powód, że 1-kę rezystorem. Mi się wydaje, że bezpośrednie połączenie do VCC nie powinno nic szkodzić. Chyba, że coś się dzieje w czasie gdy napięcie zasilania narasta od 0 do 5V.
Tak. Stan wysoki też - CMOS jest prawie symetryczny. P.G.
11 strona pliku, ale 7 strona dokumentu. Czyli chodzi wyłącznie o zagwarantowanie, że do wejścia nie wpłynie prąd większy niż 1mA gdy VCC będzie 7V, bo wejście zachowa się jak Zenerka 5.5V. Kiepskie przetwornice mogą od 0V dochodzić do 5V przechodząc po drodze przez większe napięcia. Znając cały swój układ można chyba wiedzieć, że VCC nigdy nie przekroczy
5V i na tej podstawie pominąć te rezystory - ale po co ryzykować. Jak są jakieś linie wejściowe podwieszone do VCC to zakłócenie na tych liniach może podnieść VCC przez rezystor podwieszający. P.G.
ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here.
All logos and trade names are the property of their respective owners.