Może ja jakiś dziwny jestem, ale wolę wprowadzać układ rysując schemat niż klepiąc jego opis w np. VHDL (w którym zresztą jeszcze zbyt biegły nie jestem). Pewnie z tego samego powodu dla którego układy elektroniczne przedstawia się na schematach a nie netlistach ;-)
I tutaj klika pytań:
- Czy korzystanie z edytora schematów zamiast pisania w VHDL może się przyczynić do mniej efektywnego wykorzystania zasobów układu CPLD przez program?
- Czy przy bardziej złożonych projektach są jakieś korzyści ze stosowania języków HDL zamiast ze schematów?
- Czy VHDL ma (poza większą popularnością) jakąś przewagę nad Verilog HDL? Z pobieżnego przyjrzenia się obydwu niedtrudno wywnioskować że Verilog jest bez porównania czytelniejszy i łatwiejszy. Czy jest coś co przemawia za trzymaniem się VHDL?