CPLD - wprowadzanie

Może ja jakiś dziwny jestem, ale wolę wprowadzać układ rysując schemat niż klepiąc jego opis w np. VHDL (w którym zresztą jeszcze zbyt biegły nie jestem). Pewnie z tego samego powodu dla którego układy elektroniczne przedstawia się na schematach a nie netlistach ;-)

I tutaj klika pytań:

- Czy korzystanie z edytora schematów zamiast pisania w VHDL może się przyczynić do mniej efektywnego wykorzystania zasobów układu CPLD przez program?

- Czy przy bardziej złożonych projektach są jakieś korzyści ze stosowania języków HDL zamiast ze schematów?

- Czy VHDL ma (poza większą popularnością) jakąś przewagę nad Verilog HDL? Z pobieżnego przyjrzenia się obydwu niedtrudno wywnioskować że Verilog jest bez porównania czytelniejszy i łatwiejszy. Czy jest coś co przemawia za trzymaniem się VHDL?

Reply to
__Maciek
Loading thread data ...

raczej odwrotnie. bloczki schematowe sa mozna powiedziec optymalne z zalozenia.

przejrzystosc w kodzie duzo szybciej sie pisze niz maluje, wyobraz sobie projekt zlozony z wieeelu sheetow w ktorym trzeba cos zmienic. Jak lubisz klikac - nie ma sprawy. Ja zarzucilem juz nawet schematy blokowe, ktore uzywalem do laczenia blokow opisanych w vhdlu. Czysty teks jest duzo szybszy. W kodzie duzo szybciej sie implementuje np automaty czy skomplikwoane liczniki dodanie glupiej negacji to albo wstawienei not w kodzie, albo kilkanascie klikniec by dodac inwerter.

w vhdl ciezej zrobic blad, ale dluzej sie pisze, jest strasznie formalny jesli chodzi o skladnie. Verilog nie. Dopuszcza duzo wieksza dowolnosc, ale latwiej sie machnac Jak masz EMACSa (edytor tekstu) to bez znaczenia, w vhdl koduje sie naprawde szybko. Sa tez autoamtyczne konwertery VHDL <-> Verilog

ostrzegam przed budowaniem ukladow asynchronicznych w FPGA/CPLD. ja jako glowna zasade przyjmuje zalozenie ,ze wszystkie wejscia CLK przerzutnikow musza byc polaczone ze wspolnym zegarem (ew jednym z nich). Wtedy szanse na problemy z odpaleniem malaja drastycznie. samo taktowanie licznika wyjsciem automatu potrafi uzaleznic dzialanie ukladu od specyfiki kompilacji. Dodajesz jedna bzdure, i cuda sie dzieja, bo kompilator troche inaczej zoptymalizowal polaczenia.

Reply to
Greg(G.Kasprowicz

Zalezy do czego jestes przyzwyczajony. Jak zaczniesz stosowac "uklady TTL" to sie moze ukazac ze np uniweralny licznik wykonuje zadanie prosciej niz to co wymysliles ograniczajac sie do ukladow 74xx.

Rysujac schemat narzucasz konstrukcje. Przy odpowiednio wysokim poziomie opisu w HDL to kompilator dobierze odpowiednia konstrukcje.

A to moze dac efekty pozytywne lub negatywne :-)

J.

Reply to
J.F.

__Maciek pisze:

Do składania podbloków w całość osobiście wolę schemat. Podbloki najniższego poziomu zwykle dla mnie wygodniej jest opisać przy pomocy HDL: łatwiej jest wpisać np. równanie logiczne niż klecić je z czegokolwiek.

Za HDL przemawia generyczność i to również na wyższych poziomach projektu: budowane bloki można parametryzować, nie trzeba nic z góry narzucać np. szerokości magistrali, liczby rejestrów, ile razy dany podblok należy powtórzyć, jakimi technikami zaimplementować wybrany blok, czy w sumie czegokolwiek innego. Podobnej funkcjonalności nie daje się osiągnąć przy pomocy tradycyjnego schematu.

Za HDL przemawia również przenośność.

pzdr mk

Reply to
mk

Thu, 22 Nov 2007 14:02:42 +0100 jednostka biologiczna o nazwie __Maciek <i80c586@cyberspace_NO_SPAM_.org> wyslala do portu 119 jednego z serwerow news nastepujace dane:

Dzięki za wszyskie odpowiedzi.

Jeszcze jedno pytanie:

Czy jest jakaś możliwość żeby w Verilogu używać normalnych nawiasów klamrowych jak w C zamiast tych denerwujących "begin" i "end" (przydługich i śmierdzących Pascalem)?

Reply to
__Maciek

ElectronDepot website is not affiliated with any of the manufacturers or service providers discussed here. All logos and trade names are the property of their respective owners.